專利名稱：基于fpga的線性調(diào)頻信號實現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)字信號處理技術(shù)領(lǐng)域，特別涉及利用FPGA實現(xiàn)線性調(diào)頻信號的方 法，可用于作為信號源使用。
背景技術(shù)：
直接頻率合成器是一種以數(shù)字信號處理理論為基礎(chǔ)，從相位概念出發(fā)直接合成所 需波形的一種新的數(shù)字技術(shù)的頻率合成方法。隨著直接數(shù)字頻率合成DDS技術(shù)的發(fā)展，很 多芯片公司都開發(fā)出了自己的DDS專用集成芯片，同D/A轉(zhuǎn)換器和低通濾波器LPF —起便 可以組成任意波形信號的發(fā)生器，在電子、通訊等領(lǐng)域有著廣泛的應(yīng)用。但是目前的專用 DDS都是只適合在某一方面的要求，存在著一定的局限性，因此無法滿足用戶的各種要求。隨著科技的高速發(fā)展，目前市場上各大芯片制造廠商都相繼推出采用先進CMOS 工藝生產(chǎn)的高性能和多功能的DDS芯片，為電路設(shè)計者提供了多種選擇，常見的DDS芯片包 括AD9850，AD9851，AD9854，AD9954等等，但是由于芯片已經(jīng)固化了其特定功能，對于不同 的應(yīng)用靈活性要差很多，例如如果要產(chǎn)生AM波，就必須外接模擬乘法器。而對于功能很強 的AD9954而言，價格又十分昂貴，尤其是在某些場合，專用的DDS芯片在控制方式、置頻速 率等方面與系統(tǒng)的要求差距很大。而且市面上有多種直接數(shù)字合成信號源芯片，如美國AD 公司的AD9850，這類專用芯片由于價格昂貴、功能固定單一，使其應(yīng)用受到限制。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服上述已有技術(shù)的不足，提供一種基于FPGA的線性調(diào)頻信 號實現(xiàn)方法，以增加專用芯片的功能，通過外部控制的變化產(chǎn)生不同參數(shù)的線性調(diào)頻信號， 滿足信號源的不同應(yīng)用要求。為實現(xiàn)上述目的，本發(fā)明包括如下步驟(1)向FPGA發(fā)送串口命令，并選擇在FPGA中已經(jīng)設(shè)置好的不同工作模式，產(chǎn)生一 路數(shù)據(jù)；(2)將一路數(shù)據(jù)分成四路，以降低頻率，滿足在FPGA中的工作需求；(3)將四路數(shù)據(jù)作為頻率控制字用累加器進行頻率累加；(4)將頻率累加結(jié)果作為相位控制字進行相位累加；(5)將相位累加結(jié)果作為波形存儲器的尋址地址，對存儲器中所存儲的正弦波形 的幅值進行尋址；(6)使用FPGA中IP核中的LVDS模塊，將四路尋址結(jié)果進行并串轉(zhuǎn)換；(7)將并串轉(zhuǎn)換的結(jié)果經(jīng)過DA轉(zhuǎn)換，輸出線性調(diào)頻信號的模擬波形。所述的不同工作模式，包括中心頻率f0為80M、帶寬B為100M、持續(xù)時間Tp為 lOOus,中心頻率f0為130M、帶寬B為100M、持續(xù)時間Tp為100us,中心頻率f0為80M、帶 寬B為45M、持續(xù)時間Tp為lOOus，這些工作模式根據(jù)中心頻率和帶寬的不同，對初始頻率 f 和調(diào)頻率g進行量化后設(shè)置，其中f = fO-B/2, g = B/Tp。
所述的一路數(shù)據(jù)分成四路，是通過對一路數(shù)據(jù)進行四抽取而實現(xiàn)。所述的頻率累加，是用FPGA中累加器的結(jié)果與所述工作模式中的初始頻率f相 加。所述的相位累加，是頻率累加的結(jié)果與FPGA的時鐘控制計數(shù)器相乘。所述的存儲器中存儲的正弦波形的幅值，是正弦波的四分之一周期波形的幅值。所述的對存儲器中所存儲的正弦波形的幅值進行尋址，是將尋址地址的高兩位作 為象限值的標志，當尋址地址為第一象限時，按存儲器地址低位向高位尋址；當尋址地址為 第二象限時，按存儲器地址高位向低位尋址；當尋址地址為第三象限時，按存儲器地址低位 向高位尋址且結(jié)果是存儲值的負值；當尋址地址為第四象限時，按存儲器地址高位向低位 尋址且結(jié)果是存儲值的負值。本發(fā)明具有如下優(yōu)點本發(fā)明由于設(shè)置不同的工作模式，可以實現(xiàn)不同的中心頻率、帶寬、調(diào)頻率的線性 調(diào)頻信號，為不同應(yīng)用提供信號源；本發(fā)明由于將一路數(shù)據(jù)分成四路，采樣率可以達到960M ；本發(fā)明由于存儲器中存儲的正弦波形的幅值是正弦波的四分之一周期波形的幅 值，占用FPGA的資源減少了四分之三。


圖1是本發(fā)明基于FPGA的線性調(diào)頻信號的實現(xiàn)框圖；圖2是示波器實測本發(fā)明的線性調(diào)頻信號波形；圖3是頻譜儀實測本發(fā)明的線性調(diào)頻信號的頻域波形。
具體實施例方式參照圖1，本發(fā)明的線性調(diào)頻信號實現(xiàn)過程如下步驟1.向FPGA發(fā)送串口命令，并選擇在FPGA中已經(jīng)設(shè)置好的不同工作模式，產(chǎn) 生一路數(shù)據(jù)。設(shè)置不同工作模式，包括中心頻率f0為80M、帶寬B為100M、持續(xù)時間Tp為 lOOus,中心頻率f0為130M、帶寬B為100M、持續(xù)時間Tp為lOOus,中心頻率f0為80M、帶 寬B為45M、持續(xù)時間Tp為lOOus，這些工作模式是根據(jù)中心頻率和帶寬的不同，對初始頻 率f和調(diào)頻率g進行量化，其中f = f0-B/2, g = B/Tp。步驟2.將一路數(shù)據(jù)通過四抽取分成四路數(shù)據(jù)，四抽取是指對一路數(shù)據(jù)每隔四個 數(shù)據(jù)抽取一次，第一路是一路數(shù)據(jù)從第一個數(shù)開始抽取，第二路是從第二個數(shù)開始抽取，第 三路是從第三個數(shù)開始抽取，第四路是從第四個數(shù)開始抽取。步驟3.將四路數(shù)據(jù)作為頻率控制字用累加器進行頻率累加。當進行頻率累加時，頻率控制字是不變的，這一步調(diào)用了 FPGA中IP核中的累加 器，由于整個程序分成四路，所以四路都進行了頻率累加，一路的頻率控制字K1是調(diào)頻率 量化后的數(shù)據(jù)，將頻率控制字K1乘以4后得到四路的頻率控制字K2，四路的頻率控制字K2 通過累加器進行累加，得到累加器的結(jié)果A1，由于四路數(shù)據(jù)是通過四抽取得到的，所以四路 累加器結(jié)果A1在累加后要加上K1 Xn，其中四路運算的n值分別為0、1、2、3，得到加法結(jié)果A2，最后結(jié)果A2還要加上初始頻率的量化數(shù)據(jù)，輸出頻率累加結(jié)果P1，累加溢出一次說明 計 算完一個周期。步驟4.將頻率累加的結(jié)果作為相位控制字進行相位累加。當進行相位累加時，相位控制字是變化的，進行相位累加時調(diào)用了 FPGA中的乘法 器，乘法器的結(jié)果B1是將相位控制字P2與FPGA的時鐘控制計數(shù)器相乘，其中相位控制字 P2是頻率累加結(jié)果P1乘以4，同頻率累加類似，由于是四路運算，需要將乘法器的輸出結(jié)果 B1加上P2Xn，其中四路的n值分別為0、1、2和3，得到相位累加的結(jié)果T，累加溢出一次說 明計算完一個周期，當進行相位累加時，相位控制字是變化的，在進行累加時需要注意對應(yīng) 累加關(guān)系，每來一個FPGA時鐘，相位控制字P2與計數(shù)器相乘一次，從第一個P2與計數(shù)器第 一次計數(shù)開始相乘。步驟5.將相位累加結(jié)果作為波形存儲器的尋址地址，對存儲器中所存儲的正弦 波形的幅值進行尋址。將相位累加結(jié)果T作為尋址地址，其中高兩位是波形象限值的編碼，調(diào)用了 FPGA 中的存儲器ROM，存儲器中存儲了正弦波的四分之一周期波形的幅值，尋址地址的高兩位作 為象限值的標志，當尋址地址為第一象限時，按存儲器地址低位向高位尋址；當尋址地址為 第二象限時，按存儲器地址高位向低位尋址；當尋址地址為第三象限時，按存儲器地址低位 向高位尋址且結(jié)果是存儲值的負值；當尋址地址為第四象限時，按存儲器地址高位向低位 尋址且結(jié)果是存儲值的負值。步驟6.通過調(diào)用FPGA中IP核中的LVDS模塊，將步驟5尋址的四路幅值結(jié)果作 為模塊的輸入，模塊的輸出是四路幅值結(jié)果每一路從高位向低位排列，從第一路開始，到第 四路結(jié)束，輸出一路數(shù)據(jù)，完成并串轉(zhuǎn)換。步驟7.將并串轉(zhuǎn)換的結(jié)果經(jīng)過DA轉(zhuǎn)換，輸出線性調(diào)頻信號的模擬波形。本發(fā)明的結(jié)果可以通過以下實測進一步說明A.圖2所示是用示波器實測本發(fā)明的線性調(diào)頻信號波形，其中圖2(a)是示波器實 測的線性調(diào)頻信號的模擬波形，從圖2(a)可以看出波形的持續(xù)時間是lOOus，最大頻率是 130M;圖2(b)是圖2(a)中的線性調(diào)頻信號的局部放大波形，從圖2 (b)可以看出波形的初 始頻率是30M，從圖2可以看出該線性調(diào)頻信號是工作模式中的第一個。B.圖3所示是用頻譜儀實測本發(fā)明的線性調(diào)頻信號的頻域波形，其中圖3(a)是圖 2(a)的線性調(diào)頻信號的頻域波形，從圖3(a)可以看出頻域帶寬是100M，有效頻域是從30M 到130M，中心頻率是80M，圖3(a)是工作模式中的第一個；從圖3(b)可以看出頻域帶寬是 100M，有效頻域是從80M到180M，中心頻率是130M，圖3(b)是工作模式中的第二個?？梢?， 該發(fā)明可以實現(xiàn)不同參數(shù)的線性調(diào)頻信號，以滿足信號源的要求。
權(quán)利要求
一種基于FPGA的線性調(diào)頻信號實現(xiàn)方法，包括如下步驟(1)向FPGA發(fā)送串口命令，并選擇在FPGA中已經(jīng)設(shè)置好的不同工作模式，產(chǎn)生一路數(shù)據(jù)；(2)將一路數(shù)據(jù)分成四路，以降低頻率，滿足在FPGA中的工作需求；(3)將四路數(shù)據(jù)作為頻率控制字用累加器進行頻率累加；(4)將頻率累加的結(jié)果作為相位控制字進行相位累加；(5)將相位累加結(jié)果作為波形存儲器的尋址地址，對存儲器中所存儲的正弦波形的幅值進行尋址；(6)使用FPGA中IP核中的LVDS模塊，將四路尋址結(jié)果進行并串轉(zhuǎn)換；(7)將并串轉(zhuǎn)換的結(jié)果經(jīng)過DA轉(zhuǎn)換，輸出線性調(diào)頻信號的模擬波形。
2.根據(jù)權(quán)利要求1所述的線性調(diào)頻信號實現(xiàn)方法，其特征在于步驟(1)中所述的不同 工作模式，包括中心頻率f0為80M、帶寬B為100M、持續(xù)時間Tp為lOOus，中心頻率f0為 130M、帶寬B為100M、持續(xù)時間Tp為lOOus，中心頻率f0為80M、帶寬B為45M和持續(xù)時間 Tp為lOOus，這些工作模式是根據(jù)中心頻率和帶寬的不同，對初始頻率f 和調(diào)頻率g進行量 化后設(shè)置，其中f = fO-B/2, g = B/Tp。
3.根據(jù)權(quán)利要求1所述的線性調(diào)頻信號實現(xiàn)方法，其特征在于步驟(2)中所述的將一 路數(shù)據(jù)分成四路，是通過對一路數(shù)據(jù)進行四抽取而實現(xiàn)。
4.根據(jù)權(quán)利要求1所述的線性調(diào)頻信號實現(xiàn)方法，其特征在于步驟(3)中所述的頻率 累加，是用FPGA中累加器的結(jié)果與所述工作模式中的初始頻率f相加。
5.根據(jù)權(quán)利要求1所述的線性調(diào)頻信號實現(xiàn)方法，其特征在于步驟(4)中所述的相位 累加，是用步驟(3)中的頻率累加的結(jié)果與FPGA的時鐘控制計數(shù)器相乘。
6.根據(jù)權(quán)利要求1所述的線性調(diào)頻信號實現(xiàn)方法，其特征在于步驟(5)中所述的存儲 器中存儲的正弦波形的幅值，是正弦波的四分之一周期波形的幅值。
7.根據(jù)權(quán)利要求1所述的線性調(diào)頻信號實現(xiàn)方法，其特征在于步驟(5)中所述的對存 儲器中所存儲的正弦波形的幅值進行尋址，是將尋址地址的高兩位作為象限值的標志，當 尋址地址為第一象限時，按存儲器地址低位向高位尋址；當尋址地址為第二象限時，按存儲 器地址高位向低位尋址；當尋址地址為第三象限時，按存儲器地址低位向高位尋址且結(jié)果 是存儲值的負值；當尋址地址為第四象限時，按存儲器地址高位向低位尋址且結(jié)果是存儲 值的負值。
全文摘要
本發(fā)明公開了一種線性調(diào)頻信號的實現(xiàn)方法，主要解決現(xiàn)有方法功能單一的問題。其實現(xiàn)步驟是向FPGA發(fā)送串口命令，選擇在FPGA中已經(jīng)設(shè)置好的不同工作模式，產(chǎn)生一路數(shù)據(jù)；將一路數(shù)據(jù)分成四路；將四路數(shù)據(jù)作為頻率控制字用累加器進行頻率累加；將頻率累加的結(jié)果作為相位控制字進行相位累加；將相位累加結(jié)果作為波形存儲器的尋址地址，對存儲器中所存儲的正弦波形的幅值進行尋址；使用FPGA中IP核中的LVDS模塊，將四路尋址結(jié)果進行并串轉(zhuǎn)換；將并串轉(zhuǎn)換的結(jié)果經(jīng)過DA轉(zhuǎn)換，最終得到線性調(diào)頻信號的模擬波形。本發(fā)明能夠產(chǎn)生不同參數(shù)的線性調(diào)頻信號，且采樣率高達960M，可作為信號源使用。
文檔編號H03L7/18GK101867371SQ20101018808
公開日2010年10月20日 申請日期2010年5月31日 優(yōu)先權(quán)日2010年5月31日
發(fā)明者全英匯, 宋猛, 李亞超, 王海娟, 邢孟道, 黃明慧 申請人:西安電子科技大學