專利名稱：一種d型觸發(fā)器單元以及具有d型觸發(fā)器單元的分頻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及無線收發(fā)電路技術(shù)領(lǐng)域，特別是涉及一種鎖相環(huán)中的分頻器。
背景技術(shù)：
為了實(shí)現(xiàn)高質(zhì)量的無線電通信，減少各種外界因素對傳輸信號的干擾，近代通信 系統(tǒng)往往要求通信機(jī)具有大量的，可供用戶選擇和迅速更換的載頻振蕩信號，而頻率合成 技術(shù)是能夠?qū)崿F(xiàn)上述要求的一種電路技術(shù)。它適用于空間通信雷達(dá)測量、遙測遙控、衛(wèi)星導(dǎo) 航和數(shù)字通信等先進(jìn)的電子系統(tǒng)中。目前應(yīng)用最廣泛的是基于鎖相環(huán)的頻率合成技術(shù)，它 能夠合成很高的頻率，同時(shí)相位噪聲也比較小，高速、寬分頻范圍的可編程頻率分頻器設(shè)計(jì) 一直是鎖相環(huán)設(shè)計(jì)中的難點(diǎn)。在整數(shù)型頻率合成器當(dāng)中，可編程分頻器實(shí)現(xiàn)了頻率合成器 輸出信號的可編程，它的工作速度限制了頻率合成器輸出信號的最高頻率，它的相位噪聲 影響頻率合成器的帶內(nèi)相位噪聲。目前高速可編程分頻器主要包括基于雙模預(yù)分頻的可編程分頻器和基于基本分 頻單元的多?？删幊谭诸l器兩種結(jié)構(gòu)，前者因其高速、結(jié)構(gòu)簡單等特點(diǎn)，被廣泛應(yīng)用在射頻 頻率綜合器當(dāng)中。但其僅能在兩種分頻數(shù)之間切換，無法實(shí)現(xiàn)更大范圍的分頻數(shù)可編程。后 者則存在速度偏慢的缺點(diǎn)。

發(fā)明內(nèi)容
為了適應(yīng)射頻電路設(shè)計(jì)的需求，本發(fā)明提出了一種能夠滿足射頻電路高速、結(jié)構(gòu) 簡單的需求，并且能夠?qū)崿F(xiàn)從1到2N范圍內(nèi)的任意一個(gè)整數(shù)分頻的多位可編程、模塊化的 分頻器。本發(fā)明更提出了一種D型觸發(fā)器單元。本發(fā)明提出的分頻器具有D型觸發(fā)器單元。本發(fā)明涉及的D型觸發(fā)器單元包括第一兩輸入與非門、第二兩輸入與非門、第一 反相器、第二反相器、第三反相器、以及第一 D型觸發(fā)器。該D型觸發(fā)器單元的設(shè)置端與負(fù) 載端分別連接至該第一兩輸入與非門的兩個(gè)輸入端，該D型觸發(fā)器單元的設(shè)置端連接至該 第二反相器的輸入端，該第二反相器的輸出端與負(fù)載端分別連接至第二兩輸入與非門的兩 個(gè)輸入端；該第一兩輸入與非門的輸出端連接至第一反相器的輸入端，第二兩輸入與非門 的輸出端連接至第三反相器的輸入端，該第一反相器的輸出端連接至第一 D型觸發(fā)器的零 位有效設(shè)置端，第三反相器的輸出端連接至第一 D型觸發(fā)器的零位有效置零端。優(yōu)選地，在所述的D型觸發(fā)器單元中，該第一 D型觸發(fā)器的數(shù)據(jù)控制端為D型觸發(fā) 器單元的數(shù)據(jù)控制端，該第一 D型觸發(fā)器的時(shí)鐘信號輸入端為該D型觸發(fā)器單元的時(shí)鐘信 號輸入端，該第一 D型觸發(fā)器的正相輸出端為D型觸發(fā)器單元的正相輸出端，第一 D型觸發(fā) 器的反相輸出端為D型觸發(fā)器單元的反相輸出端。本發(fā)明涉及的具有D型觸發(fā)器單元的分頻器能夠通過一組N位兩進(jìn)制數(shù)字信號M 輸入分頻數(shù)，將其輸入頻率除以M+1，以生成輸出頻率。其中，N為大于1的整數(shù)，M大于等 于1小于2n。該具有D型觸發(fā)器單元的分頻器包括N個(gè)級聯(lián)的D型觸發(fā)器單元，邏輯門電 路，內(nèi)部復(fù)位電路；前一級D型觸發(fā)器單元的正相輸出端連接到后一級D型觸發(fā)器單元的時(shí)
3鐘信號輸入端；第一直到第N個(gè)D型觸發(fā)器單元的正相輸出端與該內(nèi)部復(fù)位電路的輸入端 相連，每個(gè)D型觸發(fā)器單元的反相輸出端連接到各自D型觸發(fā)器單元的數(shù)據(jù)輸入端；N位兩 進(jìn)制數(shù)字信號控制端的最高位至最低位依次連接到第一 D型觸發(fā)器單元至第N個(gè)D型觸發(fā) 器單元的設(shè)置端；N個(gè)D型觸發(fā)器單元的負(fù)載端、內(nèi)部復(fù)位電路的輸出端以及分頻器電路的 輸出端相連。優(yōu)選地，在所述的具有D型觸發(fā)器單元的分頻器中的內(nèi)部復(fù)位電路包括第二 D型 觸發(fā)器，一三輸入與非門，第四反相器，一 N-1端或非門，第五反相器。第一 D型觸發(fā)器單元 的正相輸出端至第N-1個(gè)D型觸發(fā)器單元的正相輸出端分別與N-1端或非門的N-1個(gè)輸入 端相連；第N個(gè)D型觸發(fā)器單元的正相輸出端與第四反相器輸入端相連；N-1端或非門的輸 出端、第四反相器的輸出端、第二 D型觸發(fā)器的正相輸出端與該三輸入與非門的輸入端相 連；該三輸入與非門的輸出端與第二 D型觸發(fā)器的數(shù)據(jù)輸入端相連；第二 D型觸發(fā)器的正 相輸出端連接到第五反相器的輸入端；第五反相器的輸出端、內(nèi)部復(fù)位電路的輸出端以及 N個(gè)D型觸發(fā)器單元的負(fù)載端相連。本發(fā)明提供的D型觸發(fā)器單元以及具有D型觸發(fā)器單元的分頻器。D型觸發(fā)器單 元較普通D型觸發(fā)器多了兩個(gè)控制端，使用該D型觸發(fā)器單元能用更少的器件實(shí)現(xiàn)較為復(fù) 雜的電路，減少電路復(fù)雜程度和流片使用面積。本發(fā)明提供的包含N個(gè)級聯(lián)D型觸發(fā)器單元的多位可編程、模塊化的分頻器能夠 實(shí)現(xiàn)1到2N范圍內(nèi)的任意一個(gè)整數(shù)分頻，滿足射頻電路高速、結(jié)構(gòu)簡單的需求。


圖1為D型觸發(fā)器單元電路結(jié)構(gòu)示意圖；圖2為N = 3時(shí)的具有D型觸發(fā)器單元的分頻器示意圖；以及圖3為N = 3時(shí)選定分頻數(shù)為M = 6 (110)的可編程分頻器電路工作時(shí)序示意圖。
具體實(shí)施例方式下面參照附圖，對本發(fā)明的具體實(shí)施方式
作進(jìn)一步的詳細(xì)描述。在整個(gè)描述中，相 同的附圖標(biāo)記表示相同的部件。圖1為D型觸發(fā)器單元電路結(jié)構(gòu)示意圖。參照圖1，D型觸發(fā)器單元100包括第 一兩輸入與非門101、第二兩輸入與非門102、第一反相器103、第二反相器104、第三反相器 105、以及第一 D型觸發(fā)器106。第一 D型觸發(fā)器106的數(shù)據(jù)控制端107為D型觸發(fā)器單元100的數(shù)據(jù)控制端，第 一 D型觸發(fā)器106的時(shí)鐘信號輸入端(CLK) 108為D型觸發(fā)器單元100的時(shí)鐘信號輸入端， 第一 D型觸發(fā)器106的正相輸出端109為D型觸發(fā)器單元100的正相輸出端，第一 D型觸 發(fā)器106的反相輸出端110為D型觸發(fā)器單元100的反相輸出端。D型觸發(fā)器單元100的 設(shè)置(SET)端111與負(fù)載(Load)端112分別連接至第一兩輸入與非門101的兩個(gè)輸入端， D型觸發(fā)器單元100的設(shè)置(SET)端111連接至第二反相器104的輸入端，第二反相器104 的輸出端與負(fù)載(Load)端112分別連接至第二兩輸入與非門102的兩個(gè)輸入端；第一兩輸 入與非門101的輸出端連接至第一反相器103的輸入端，第二兩輸入與非門102的輸出端 連接至第三反相器105的輸入端，第一反相器103的輸出端連接至第一 D型觸發(fā)器106的零位有效設(shè)置(SET)端，第三反相器105的輸出端連接至第一 D型觸發(fā)器106的零位有效 置零端。D型觸發(fā)器單元100較普通D型觸發(fā)器多了兩個(gè)控制端，使用該D型觸發(fā)器單元 100能用更少的器件實(shí)現(xiàn)較為復(fù)雜的電路，減少電路復(fù)雜程度和流片使用面積。本發(fā)明涉及的具有D型觸發(fā)器單元100的分頻器能夠通過一組N位兩進(jìn)制數(shù)字信 號M輸入分頻數(shù)，將其輸入頻率除以M+1，以生成輸出頻率。其中，N為大于1的整數(shù)，M大 于等于1小于2N。它是能夠?qū)崿F(xiàn)從1到2N范圍內(nèi)的任意一個(gè)整數(shù)分頻的多位可編程、模塊 化的分頻器。該具有D型觸發(fā)器單元100的分頻器包括N個(gè)級聯(lián)的D型觸發(fā)器單元，邏輯 門電路，內(nèi)部復(fù)位電路；前一級D型觸發(fā)器單元的正相輸出端連接到后一級D型觸發(fā)器單 元的時(shí)鐘信號輸入端；第一直到第N個(gè)D型觸發(fā)器單元的正相輸出端與該內(nèi)部復(fù)位電路的 輸入端相連，每個(gè)D型觸發(fā)器單元的反相輸出端連接到各自D型觸發(fā)器單元的數(shù)據(jù)輸入端； N位兩進(jìn)制數(shù)字信號控制端的最高位至最低位依次連接到第一 D型觸發(fā)器單元至第N個(gè)D 型觸發(fā)器單元的設(shè)置端；N個(gè)D型觸發(fā)器單元的負(fù)載端、內(nèi)部復(fù)位電路的輸出端以及分頻器 電路的輸出端相連。在本實(shí)施例中，取N = 3，圖2為N = 3時(shí)的具有D型觸發(fā)器單元的分 頻器示意圖。參照圖2，具有D型觸發(fā)器單元100的分頻器200包括第一 D型觸發(fā)器單元 201、第二 D型觸發(fā)器單元202、第三D型觸發(fā)器單元203、邏輯門電路(圖中未畫出)、內(nèi)部 復(fù)位電路204。第一 D型觸發(fā)器單元201的第一正相輸出端205連接到第二 D型觸發(fā)器單元的時(shí) 鐘信號輸入端(CLK)；第二 D型觸發(fā)器單元202的第二正相輸出端206連接到第三D型觸 發(fā)器單元203的時(shí)鐘信號輸入端(CLK)；第一 D型觸發(fā)器單元201的第一正相輸出端205、 第二 D型觸發(fā)器單元202的第二正相輸出端206、第三D型觸發(fā)器單元203的第三正相輸 出端207與內(nèi)部復(fù)位電路204的輸入端相連；第一 D型觸發(fā)器單元201的第一反相輸出端 208連接到第一 D型觸發(fā)器單元201的數(shù)據(jù)輸入端；第二 D型觸發(fā)器單元202的第二反相 輸出端209連接到第二 D型觸發(fā)器單元202的數(shù)據(jù)輸入端；第三D型觸發(fā)器單元203的第 三反相輸出端210連接到第三D型觸發(fā)器單元203的數(shù)據(jù)輸入端；3位兩進(jìn)制數(shù)字信號控 制端211的最高位N<2>連接到第一 D型觸發(fā)器單元201的設(shè)置(SET)端；3位兩進(jìn)制數(shù)字 信號控制端211的次高位N<1>連接到第二 D型觸發(fā)器單元202的設(shè)置(SET)端；3位兩進(jìn) 制數(shù)字信號控制端211的最低位N<0>連接到第三D型觸發(fā)器單元203的設(shè)置(SET)端；第 一 D型觸發(fā)器單元201的負(fù)載(Load)端、第二 D型觸發(fā)器單元202的負(fù)載(Load)端、第三 D型觸發(fā)器單元203的負(fù)載(Load)端、內(nèi)部復(fù)位電路204的輸出端212以及分頻器200電 路的輸出端相連。內(nèi)部復(fù)位電路204包括第二 D型觸發(fā)器213，一三輸入與非門214，第四反相器 215，一兩輸入或非門216，第五反相器217。第一 D型觸發(fā)器單元201的第一正相輸出端205、第二 D型觸發(fā)器單元202的第二 正相輸出端206分別與兩輸入或非門216的兩個(gè)輸入端相連；第三D型觸發(fā)器單元203的 第三正相輸出端207與第四反相器215的輸入端相連；兩輸入或非門216的輸出端、第四反 相器215的輸出端、第二 D型觸發(fā)器213的第四正相輸出端218分別與三輸入與非門214 的三個(gè)輸入端相連；三輸入與非門214的輸出端與第二 D型觸發(fā)器213的數(shù)據(jù)輸入端相連； 第二 D型觸發(fā)器213的正相輸出端連接到第五反相器217的輸入端；第一 D型觸發(fā)器單元 201的負(fù)載(Load)端、第二 D型觸發(fā)器單元202的負(fù)載(Load)端、第三D型觸發(fā)器單元203的負(fù)載(Load)端、第五反相器217的輸出端以及內(nèi)部復(fù)位電路204的輸出端相連。圖3為N = 3時(shí)選定分頻數(shù)為M = 6 (110)的可編程分頻器電路工作時(shí)序示意圖。 參照圖3，選定M = 6(110)，則第一 D型觸發(fā)器單元201的設(shè)置(SET)端輸入“1”;第二 D型 觸發(fā)器單元202的設(shè)置(SET)端輸入“1”；第三D型觸發(fā)器單元203的設(shè)置(SET)端輸入 “0”。實(shí)現(xiàn)了 M+1 = 7的7分頻。通過改變M的數(shù)值，本實(shí)例可實(shí)現(xiàn)從1到8的整數(shù)分頻。在本發(fā)明的其他實(shí)例中，本領(lǐng)域中的普通技術(shù)人員應(yīng)該理解，分頻器200不僅僅 局限在能夠?qū)崿F(xiàn)從1到8的整數(shù)分頻，還可以能夠?qū)崿F(xiàn)從1到2N范圍內(nèi)的任意一個(gè)整數(shù)分 頻。綜上所述，本發(fā)明提供的多位可編程、模塊化的分頻器200能夠根據(jù)需求，實(shí)現(xiàn)1 到2N范圍內(nèi)的任意一個(gè)整數(shù)分頻，且能夠滿足射頻電路高速、結(jié)構(gòu)簡單的需求。
權(quán)利要求
一種D型觸發(fā)器單元，其特征在于，包括第一兩輸入與非門、第二兩輸入與非門、第一反相器、第二反相器、第三反相器、以及第一D型觸發(fā)器；所述D型觸發(fā)器單元的設(shè)置端與負(fù)載端分別連接至所述第一兩輸入與非門的兩個(gè)輸入端，所述D型觸發(fā)器單元的設(shè)置端連接至所述第二反相器的輸入端，所述第二反相器的輸出端與負(fù)載端分別連接至所述第二兩輸入與非門的兩個(gè)輸入端；所述第一兩輸入與非門的輸出端連接至所述第一反相器的輸入端，所述第二兩輸入與非門的輸出端連接至所述第三反相器的輸入端，所述第一反相器的輸出端連接至所述第一D型觸發(fā)器的零位有效設(shè)置端，所述第三反相器的輸出端連接至所述第一D型觸發(fā)器的零位有效置零端。
2.如權(quán)利要求1所述的D型觸發(fā)器單元，其特征在于，所述第一D型觸發(fā)器的數(shù)據(jù)控制 端為D型觸發(fā)器單元的數(shù)據(jù)控制端，所述第一 D型觸發(fā)器的時(shí)鐘信號輸入端為所述D型觸 發(fā)器單元的時(shí)鐘信號輸入端，所述第一 D型觸發(fā)器的正相輸出端為所述D型觸發(fā)器單元的 正相輸出端，所述第一 D型觸發(fā)器的反相輸出端為所述D型觸發(fā)器單元的反相輸出端。
3.一種具有D型觸發(fā)器單元的分頻器，其特征在于，包括N個(gè)級聯(lián)的D型觸發(fā)器單元， 邏輯門電路，內(nèi)部復(fù)位電路；其中，N為大于1的整數(shù)，前一級D型觸發(fā)器單元的正相輸出端 連接到后一級D型觸發(fā)器單元的時(shí)鐘信號輸入端；第一至第N個(gè)D型觸發(fā)器單元的正相輸 出端與所述內(nèi)部復(fù)位電路的輸入端相連；每個(gè)D型觸發(fā)器單元的反相輸出端連接到各自D 型觸發(fā)器單元的數(shù)據(jù)輸入端；N位兩進(jìn)制數(shù)字信號控制端的最高位至最低位依次連接到第 一 D型觸發(fā)器單元至第N個(gè)D型觸發(fā)器單元的設(shè)置端；N個(gè)D型觸發(fā)器單元的負(fù)載端、內(nèi)部 復(fù)位電路的輸出端以及分頻器電路的輸出端相連。
4.如權(quán)利要求3所述的具有D型觸發(fā)器單元的分頻器，其特征在于，所述具有D型觸發(fā) 器單元的分頻器通過一組N位兩進(jìn)制數(shù)字信號M輸入分頻數(shù)，將其輸入頻率除以M+1，以生 成輸出頻率，其中，M大于等于1小于2n。
5.如權(quán)利要求3所述的具有D型觸發(fā)器單元的分頻器，其特征在于，所述的內(nèi)部復(fù)位 電路包括第二 D型觸發(fā)器，一三輸入與非門，第四反相器，一 N-1端或非門，第五反相器； 第一 D型觸發(fā)器單元的正相輸出端至第N-1個(gè)D型觸發(fā)器單元的正相輸出端分別與N-1端 或非門的N-1個(gè)輸入端相連；第N個(gè)D型觸發(fā)器單元的正相輸出端與第四反相器輸入端相 連；N-1端或非門的輸出端、第四反相器的輸出端、第二 D型觸發(fā)器的正相輸出端與所述三 輸入與非門的輸入端相連；所述三輸入與非門的輸出端與第二 D型觸發(fā)器的數(shù)據(jù)輸入端相 連；第二 D型觸發(fā)器的正相輸出端連接到第五反相器的輸入端；第五反相器的輸出端、內(nèi)部 復(fù)位電路的輸出端以及N個(gè)D型觸發(fā)器單元的負(fù)載端相連。
全文摘要
本發(fā)明提供了一種D型觸發(fā)器單元包括第一兩輸入與非門、第二兩輸入與非門、第一反相器、第二反相器、第三反相器、以及第一D型觸發(fā)器。本發(fā)明還提供了一種具有D型觸發(fā)器單元的分頻器，能夠通過一組N位兩進(jìn)制數(shù)字信號M輸入分頻數(shù)，將其輸入頻率除以M+1，以生成輸出頻率。該具有D型觸發(fā)器單元的分頻器包括N個(gè)級聯(lián)的D型觸發(fā)器單元，邏輯門電路以及內(nèi)部復(fù)位電路。該D型觸發(fā)器單元能用更少的器件實(shí)現(xiàn)較為復(fù)雜的電路，減少電路復(fù)雜程度和流片使用面積。該多位可編程、模塊化的分頻器能夠?qū)崿F(xiàn)從1到2N范圍內(nèi)的任意一個(gè)整數(shù)分頻的，能夠滿足射頻電路高速、結(jié)構(gòu)簡單的需求。
文檔編號H03L7/18GK101854158SQ201010187388
公開日2010年10月6日 申請日期2010年5月28日 優(yōu)先權(quán)日2010年5月28日
發(fā)明者任錚, 周偉, 曹永峰, 王勇, 胡少堅(jiān), 顧學(xué)強(qiáng) 申請人:上海集成電路研發(fā)中心有限公司