專利名稱：對(duì)位置傳感器的正余弦信號(hào)細(xì)分和數(shù)據(jù)編碼的裝置及實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種編碼器輸出信號(hào)的檢測(cè)，處理及輸出的裝置，尤其涉及對(duì)位置傳 感器的正余弦信號(hào)進(jìn)行細(xì)分和數(shù)據(jù)編碼的裝置及其實(shí)現(xiàn)方法。
背景技術(shù)：
編碼器是數(shù)控系統(tǒng)中測(cè)量系統(tǒng)的核心功能部件，其精度影響到數(shù)據(jù)裝置的控制精 度。編碼器的發(fā)展是由原始的增量式方波輸出到正余弦IVpp信號(hào)/絕對(duì)值數(shù)據(jù)輸出，同時(shí) 也由增量式方式發(fā)展到了絕對(duì)值方式，分辨率越來(lái)越精細(xì)，精度越來(lái)越高。早期數(shù)控或測(cè)量 系統(tǒng)中編碼器采樣方波式輸出，不能滿足高精度位置及絕對(duì)位置的要求。隨著機(jī)床工業(yè)的 發(fā)展，對(duì)工件和測(cè)繪精度的要求不斷提高，對(duì)編碼器提出了更高的要求。但是這種編碼器包 含如下局限方波信號(hào)將正余弦信號(hào)大部分信息省略了，只取了正余弦信號(hào)的兩種狀態(tài)，其 分辯率直接受制于編碼器的線數(shù)；為了提高編碼器的分辯率，必須提高編碼器碼盤(pán)的物理 刻線的數(shù)量，這受限于碼盤(pán)直徑大小和制作工藝；當(dāng)提高轉(zhuǎn)速時(shí)，方波輸出式編碼器由于內(nèi) 部單色光的干涉現(xiàn)象會(huì)更加明顯，同時(shí)輸出的方波的頻率增加，頻譜豐富，對(duì)接收端的要求 增高，因此方波輸出的編碼器能實(shí)現(xiàn)的最大轉(zhuǎn)速較低，這種情況隨著編碼器的分辯率越高 而越明顯；方波輸出傳輸距離輸較近，最優(yōu)大概30米，過(guò)長(zhǎng)易由于方波在傳輸過(guò)程中高頻 部分的缺失造成誤碼計(jì)數(shù)或不計(jì)數(shù)。近幾年新興的正余弦輸出的編碼器產(chǎn)品以其精度高，后續(xù)處理簡(jiǎn)單快捷被越來(lái)越 廣泛被使用。正余弦信號(hào)輸出的編碼器是高分辨率高精度的平衡產(chǎn)品，同方波式編碼器相 比，有很多優(yōu)勢(shì)對(duì)于正余弦信號(hào)包含的相對(duì)信息，可以通過(guò)特定的插值和補(bǔ)償方式，在不 提高物理刻線的情況下可以獲得比方波情況下高得多的位置信息；在相同的數(shù)學(xué)分辯率的 情況下，物理刻線比方波式輸出編碼器少很多，因而編碼器轉(zhuǎn)速可以大大提高；正余弦信號(hào) 輸出的編碼器輸出的頻譜比較單一，很少頻譜特異成分，同方波輸出的編碼器相比，其信號(hào) 在輸出距離遠(yuǎn)時(shí)衰減較小，輸出的距離更加遠(yuǎn)。因此正余弦信號(hào)輸出的編碼器為高精度檢 測(cè)提供了條件，成為高精控制領(lǐng)域內(nèi)的必備設(shè)備。但其代價(jià)是技術(shù)難度大，現(xiàn)在僅為世界幾 家大公司所掌握，且其高精度編碼器在國(guó)內(nèi)的價(jià)格非常高。國(guó)內(nèi)同類產(chǎn)品現(xiàn)狀由大連光洋科技工程有限公司正研制類似功能的產(chǎn)品。其專 利申請(qǐng)?zhí)枮?00910188342. χ的《高速正余弦細(xì)分裝置》為同樣功能的產(chǎn)品。但是從方法上 來(lái)講，其算法比較簡(jiǎn)單，而且其算法模塊只是簡(jiǎn)單地由FPGA完成。這一點(diǎn)顯得方法單一，補(bǔ) 償方式困難，難于進(jìn)行更復(fù)雜的計(jì)算，不便于快速適應(yīng)多種編碼器。該專利的實(shí)質(zhì)是通過(guò)查 表法進(jìn)行誤差校正。其專利申請(qǐng)?zhí)枮?00910188345. 3的《正余弦輸出型編碼器本身精度補(bǔ) 償系統(tǒng)》和專利申請(qǐng)?zhí)枮?00910188341. 5的《正余弦編碼器在線實(shí)際誤差補(bǔ)償系統(tǒng)》的內(nèi) 容，就是與前者相配套的檢測(cè)校正裝置和方法。針對(duì)特定的編碼器，進(jìn)行一系列的測(cè)量，對(duì) 誤差進(jìn)行補(bǔ)償修正，保存在其細(xì)分裝置中。但是其適應(yīng)性和實(shí)用性不理想，難于快速?gòu)V泛應(yīng) 用。
發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有技術(shù)的缺點(diǎn)與不足，提供一種對(duì)位置傳感器的正余弦 信號(hào)進(jìn)行細(xì)分和數(shù)據(jù)編碼的裝置。該裝置將編碼器輸出的正余弦信號(hào)進(jìn)行多倍插值細(xì)分， 通過(guò)高速運(yùn)算提高位置信號(hào)檢測(cè)精度以實(shí)現(xiàn)高分辯率控制，降低高精度編碼器的成本。本發(fā)明的另一個(gè)目的在于提供上述對(duì)位置傳感器的正余弦信號(hào)進(jìn)行細(xì)分和數(shù)據(jù) 編碼的裝置的實(shí)現(xiàn)方法。為了達(dá)到上述目的，本發(fā)明采用以下技術(shù)方案對(duì)位置傳感器的正余弦信號(hào)進(jìn)行 細(xì)分和數(shù)據(jù)編碼的裝置，具體包括編碼器，用于輸出IVpp的正弦差分信號(hào)、IVpp的余弦差分信號(hào)以及一周信號(hào)；第一信號(hào)調(diào)理模塊，用于對(duì)從編碼器輸出的IVpp正弦差分信號(hào)進(jìn)行處理，濾除其 輸入的噪聲，并將信號(hào)進(jìn)行2倍放大；第二信號(hào)調(diào)理模塊，用于對(duì)從編碼器輸出的IVpp余弦差分信號(hào)進(jìn)行處理，濾除其 輸入的噪聲，并將信號(hào)進(jìn)行2倍放大；第一模數(shù)轉(zhuǎn)換器，用于對(duì)從第一信號(hào)調(diào)理模塊出來(lái)的正弦差分信號(hào)進(jìn)行高速采 樣；第二模數(shù)轉(zhuǎn)換器，用于對(duì)從第二信號(hào)調(diào)理模塊出來(lái)的余弦差分信號(hào)進(jìn)行高速采 樣；第一比較器，用于將編碼器的余弦差分信號(hào)整形，變成過(guò)零脈沖信號(hào)；第二比較器，用于將編碼器的正弦差分信號(hào)整形，變成過(guò)零脈沖信號(hào)；第三比較器，用于將一周信號(hào)進(jìn)行整形，產(chǎn)生一個(gè)脈沖信號(hào)；FPGA模塊，用于對(duì)從第一比較器、第二比較器、第三比較器、第一模數(shù)轉(zhuǎn)換器以及 第二模數(shù)轉(zhuǎn)換器中輸出的信號(hào)進(jìn)行預(yù)處理以及對(duì)從DSP模塊中輸出的絕對(duì)細(xì)分位置值進(jìn) 行數(shù)據(jù)編碼處理；DSP模塊，用于對(duì)從FPGA模塊中輸出的數(shù)據(jù)進(jìn)行補(bǔ)償與計(jì)算；輸出模塊，用于將FPGA模塊中輸出的串行數(shù)據(jù)進(jìn)行數(shù)據(jù)輸出；所述編碼器的正弦信號(hào)輸出端分別與第二比較器和第一信號(hào)調(diào)理模塊相連接，所 述第二比較器的正弦過(guò)零脈沖信號(hào)輸出端與FPGA模塊相連接，所述第一信號(hào)調(diào)理模塊與 第一模數(shù)轉(zhuǎn)換器相連接，第一模數(shù)轉(zhuǎn)換器的的正弦數(shù)據(jù)的信號(hào)輸出端與FPGA模塊相連接；所述正弦數(shù)據(jù)為14位正弦數(shù)據(jù)或者12位正弦數(shù)據(jù)；所述編碼器的余弦信號(hào)輸出端分別與第一比較器和第二信號(hào)調(diào)理模塊相連接，所 述第一比較器的余弦過(guò)零脈沖信號(hào)輸出端與FPGA模塊相連接，所述第二信號(hào)調(diào)理模塊與 第二模數(shù)轉(zhuǎn)換器相連接，第二模數(shù)轉(zhuǎn)換器的余弦數(shù)據(jù)的信號(hào)輸出端與FPGA模塊相連接；所述余弦數(shù)據(jù)為14位余弦數(shù)據(jù)或者12位余弦數(shù)據(jù)；所述編碼器的一周信號(hào)輸出端與第三比較器相連接，第三比較器的一周信號(hào)脈沖 信號(hào)輸出端與FPGA模塊相連接；所述FPGA模塊分別與DSP模塊和輸出模塊相連接。所述FPGA模塊具體包括數(shù)據(jù)預(yù)處理模塊、數(shù)據(jù)編碼模塊以及采樣控制模塊，所 述數(shù)據(jù)預(yù)處理模塊的預(yù)處理數(shù)據(jù)輸出端與DSP模塊的相連接，所述DSP模塊的位置值輸出端與數(shù)據(jù)編碼模塊相連接，且數(shù)據(jù)編碼模塊的串行數(shù)據(jù)輸出端與輸出模塊相連，所述采樣 控制模塊與第一模數(shù)轉(zhuǎn)換器和第二模數(shù)轉(zhuǎn)換器相連接。一種對(duì)正余弦信號(hào)細(xì)分和數(shù)據(jù)編碼的裝置的實(shí)現(xiàn)方法，其具體步驟包括(1)從編碼器中分別輸出IVpp的正弦差分信號(hào)、IVpp的余弦差分信號(hào)以及一周信 號(hào)；(2)正弦差分信號(hào)分別進(jìn)入第一比較器和第一信號(hào)調(diào)理模塊，在第一比較器中進(jìn) 行信號(hào)處理后產(chǎn)生正弦過(guò)零脈沖信號(hào)，并且輸送到FPGA模塊中，在第一信號(hào)調(diào)理模塊中對(duì) 正弦差分信號(hào)進(jìn)行濾波和整理，除去傳輸路徑中產(chǎn)生的諸多噪聲，且將信號(hào)放大2倍后輸 送到第一模數(shù)轉(zhuǎn)換器，第一模數(shù)轉(zhuǎn)換器在FPGA模塊的控制下連續(xù)不斷地對(duì)第一信號(hào)調(diào)理 模塊送來(lái)的信號(hào)進(jìn)行高速采樣，并將高速采樣到的正弦數(shù)據(jù)輸送到FPGA模塊中；余弦差分 信號(hào)分別進(jìn)入第二比較器和第二信號(hào)調(diào)理模塊，在第二比較器中進(jìn)行信號(hào)處理后產(chǎn)生余弦 過(guò)零脈沖信號(hào)，并且輸送到FPGA模塊中，在第二信號(hào)調(diào)理模塊中對(duì)余弦差分信號(hào)進(jìn)行濾波 和整理，除去傳輸路徑中產(chǎn)生的諸多噪聲，且將信號(hào)放大2倍后輸送到第二模數(shù)轉(zhuǎn)換器，第 二模數(shù)轉(zhuǎn)換器在FPGA模塊的控制下連續(xù)不斷地對(duì)第二信號(hào)調(diào)理模塊送來(lái)的信號(hào)進(jìn)行高速 采樣，并將高速采樣到的余弦數(shù)據(jù)輸送到FPGA模塊中；一周信號(hào)進(jìn)入第三比較器中產(chǎn)生一 周信號(hào)脈沖信號(hào)并輸送到FPGA模塊中；(3)FPGA模塊對(duì)其輸入的正弦過(guò)零脈沖信號(hào)、余弦過(guò)零脈沖信號(hào)、正弦數(shù)據(jù)、余弦 數(shù)據(jù)以及一周信號(hào)脈沖信號(hào)在其數(shù)據(jù)預(yù)處理模塊中進(jìn)行預(yù)處理，且將預(yù)處理后的信號(hào)或者 數(shù)據(jù)通過(guò)數(shù)據(jù)總線輸送到DSP模塊中進(jìn)行數(shù)據(jù)補(bǔ)償與計(jì)算；(4)在DSP模塊中補(bǔ)償與計(jì)算得到一個(gè)絕對(duì)細(xì)分位置值，將位置值輸送到FPGA模 塊中的數(shù)據(jù)編碼模塊中進(jìn)行數(shù)據(jù)編碼；(5)在FPGA模塊中的數(shù)據(jù)編碼模塊中進(jìn)行數(shù)據(jù)編碼完成后，根據(jù)所選擇的總線協(xié) 議在輸出模塊中進(jìn)行編碼輸出。所述步驟(3)中的數(shù)據(jù)補(bǔ)償與計(jì)算，包括以下步驟(3-1)DSP模塊對(duì)從FPGA模塊輸入的正弦過(guò)零脈沖信號(hào)、余弦過(guò)零脈沖信號(hào)以及 一周信號(hào)脈沖信號(hào)的計(jì)算進(jìn)行累進(jìn)，得到當(dāng)前位置的區(qū)間位置；(3-2) DSP模塊對(duì)從FPGA模塊中輸入的正弦數(shù)據(jù)和余弦數(shù)據(jù)進(jìn)行處理，通過(guò)DSP模 塊計(jì)算，再經(jīng)過(guò)查表得到當(dāng)前正弦數(shù)據(jù)和余弦數(shù)據(jù)所在的角度，查表的同時(shí)對(duì)位置進(jìn)行補(bǔ) 償校正；(3-3)DSP模塊將查表得到的正弦數(shù)據(jù)和余弦數(shù)據(jù)的角度轉(zhuǎn)化成當(dāng)前位置在區(qū)間 位置中的具體細(xì)分的位置；(3-4)DSP模塊將區(qū)間位置和區(qū)間位置中的細(xì)分位置合并，得到所求的細(xì)分后的相 對(duì)于一周信號(hào)處的位置偏移；(3-5)DSP模塊將得到的位置偏移與一周信號(hào)脈沖信號(hào)的計(jì)數(shù)進(jìn)行合并，得出絕對(duì) 細(xì)分位置值；(3-6)DSP模塊將得到的絕對(duì)細(xì)分位置值傳送給FPGA模塊中的數(shù)據(jù)編碼模塊。所述步驟O)中的高速采樣的采樣速率由200kHz 80MHz之間選擇。所述步驟O)中的高速采樣的采樣速率為20MHz。所述步驟(3)中的數(shù)據(jù)預(yù)處理包括對(duì)FPGA模塊中由模數(shù)轉(zhuǎn)換器送來(lái)的正弦數(shù)據(jù)和余弦數(shù)據(jù)分別進(jìn)行濾波，并將處理好的數(shù)據(jù)合并成32位值后輸送給DSP模塊。本發(fā)明相對(duì)于現(xiàn)有技術(shù)具有如下的優(yōu)點(diǎn)及效果(1)本發(fā)明可以從編碼器輸出的兩路差分信號(hào)，通過(guò)信號(hào)調(diào)理模塊進(jìn)行濾波放大， 將傳輸路徑中導(dǎo)入的干擾衰減和去除，得到適宜于模數(shù)轉(zhuǎn)換器輸入的更加真實(shí)的模擬信 號(hào)，這些信號(hào)能夠真實(shí)反映編碼器的實(shí)際位置指示。(2)本發(fā)明模數(shù)轉(zhuǎn)換器的高頻采樣可以在編碼器高速運(yùn)轉(zhuǎn)的情況下獲得更多的信 息，本系統(tǒng)采用了 20M級(jí)的AD采樣率，而現(xiàn)有技術(shù)中大多數(shù)編碼器的正余弦輸出頻率超過(guò) 了 ^OkHz。(3)本發(fā)明可以滿足絕大多數(shù)廠家的正余弦編碼器，絕大多數(shù)廠家的正余弦編碼 器均可接在此裝置上使用。(4)本發(fā)明可以進(jìn)行同步采樣，準(zhǔn)確捕獲某時(shí)刻的正余弦信號(hào)的即時(shí)值，提高檢測(cè) 精度。(5)本發(fā)明可以在FPGA模塊內(nèi)通過(guò)濾波器將輸入的信號(hào)進(jìn)行噪聲去除，提高數(shù)據(jù) 讀入精確度，F(xiàn)PGA模塊內(nèi)部濾波器為并行運(yùn)行，速度是其它方式(比如DSP軟件濾波)所 不可比擬的。(6)本發(fā)明采用DSP模塊進(jìn)行精確位置計(jì)算。(7)本發(fā)明通過(guò)自學(xué)習(xí)過(guò)程，適應(yīng)各種類型的編碼器。
圖1是本發(fā)明對(duì)位置傳感器的正余弦信號(hào)進(jìn)行細(xì)分和數(shù)據(jù)編碼的裝置的結(jié)構(gòu)示 意圖；圖2是本發(fā)明裝置所述的FPGA模塊結(jié)構(gòu)和數(shù)據(jù)處理示意圖；圖3是本發(fā)明所述的DSP模塊數(shù)據(jù)處理流程圖。
具體實(shí)施例方式下面結(jié)合實(shí)施例及附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)的描述，但本發(fā)明的實(shí)施方式不限 于此。實(shí)施例1本發(fā)明對(duì)位置傳感器的正余弦信號(hào)進(jìn)行細(xì)分和數(shù)據(jù)編碼的裝置，如圖1所示，具 體包括編碼器，用于輸出IVpp的正弦差分信號(hào)、IVpp的余弦差分信號(hào)以及一周信號(hào)；第一信號(hào)調(diào)理模塊，用于對(duì)從編碼器輸出的IVpp正弦差分信號(hào)進(jìn)行處理，濾除其 輸入的噪聲，并將信號(hào)進(jìn)行2倍放大；第二信號(hào)調(diào)理模塊，用于對(duì)從編碼器輸出的IVpp余弦差分信號(hào)進(jìn)行處理，濾除其 輸入的噪聲，并將信號(hào)進(jìn)行2倍放大；第一模數(shù)轉(zhuǎn)換器，用于對(duì)從第一信號(hào)調(diào)理模塊出來(lái)的正弦差分信號(hào)進(jìn)行高速采 樣；第二模數(shù)轉(zhuǎn)換器，用于對(duì)從第二信號(hào)調(diào)理模塊出來(lái)的余弦差分信號(hào)進(jìn)行高速采 樣；
第一比較器，用于將編碼器的余弦差分信號(hào)整形，變成過(guò)零脈沖信號(hào)；第二比較器，用于將編碼器的正弦差分信號(hào)整形，變成過(guò)零脈沖信號(hào)；第三比較器，用于將一周信號(hào)進(jìn)行整形，產(chǎn)生一個(gè)脈沖信號(hào)；FPGA模塊，用于對(duì)從第一比較器、第二比較器、第三比較器、第一模數(shù)轉(zhuǎn)換器以及 第二模數(shù)轉(zhuǎn)換器中輸出的信號(hào)進(jìn)行預(yù)處理以及對(duì)從DSP模塊中輸出的絕對(duì)細(xì)分位置值進(jìn) 行數(shù)據(jù)編碼處理；DSP模塊，用于對(duì)從FPGA模塊中輸出的數(shù)據(jù)進(jìn)行補(bǔ)償與計(jì)算；輸出模塊，用于將FPGA模塊中輸出的串行數(shù)據(jù)進(jìn)行數(shù)據(jù)輸出；所述編碼器的正弦信號(hào)輸出端分別與第二比較器和第一信號(hào)調(diào)理模塊相連接，所 述第二比較器的正弦過(guò)零脈沖信號(hào)輸出端與FPGA模塊相連接，所述第一信號(hào)調(diào)理模塊與 第一模數(shù)轉(zhuǎn)換器相連接，第一模數(shù)轉(zhuǎn)換器的正弦數(shù)據(jù)的信號(hào)輸出端與FPGA模塊相連接；所述正弦數(shù)據(jù)為14位正弦數(shù)據(jù)或者12位正弦數(shù)據(jù)；所述編碼器的余弦信號(hào)輸出端分別與第一比較器和第二信號(hào)調(diào)理模塊相連接，所 述第一比較器的余弦過(guò)零脈沖信號(hào)輸出端與FPGA模塊相連接，所述第二信號(hào)調(diào)理模塊與 第二模數(shù)轉(zhuǎn)換器相連接，第二模數(shù)轉(zhuǎn)換器的余弦數(shù)據(jù)的信號(hào)輸出端與FPGA模塊相連接；所述余弦數(shù)據(jù)為14位余弦數(shù)據(jù)或者12位余弦數(shù)據(jù)；所述編碼器的一周信號(hào)輸出端與第三比較器相連接，第三比較器的一周信號(hào)脈沖 信號(hào)輸出端與FPGA模塊相連接；所述FPGA模塊分別與DSP模塊和輸出模塊相連接。所述FPGA模塊具體包括數(shù)據(jù)預(yù)處理模塊、數(shù)據(jù)編碼模塊以及采樣控制模塊，所 述數(shù)據(jù)預(yù)處理模塊的預(yù)處理數(shù)據(jù)輸出端與DSP模塊的相連接，所述DSP模塊的位置值輸出 端與數(shù)據(jù)編碼模塊相連接，且數(shù)據(jù)編碼模塊的串行數(shù)據(jù)輸出端與輸出模塊相連，所述采樣 控制模塊與第一模數(shù)轉(zhuǎn)換器和第二模數(shù)轉(zhuǎn)換器相連接，如圖2所示。實(shí)施例2通過(guò)結(jié)合圖1中的裝置，具體實(shí)施如下1.第一信號(hào)調(diào)理模塊和第二信號(hào)調(diào)理模塊為正余弦兩種信號(hào)的調(diào)整電路，采用差 分輸入方式及差分輸出到第一模數(shù)轉(zhuǎn)換器和第二模數(shù)轉(zhuǎn)換器，通過(guò)硬件來(lái)保證信號(hào)對(duì)噪聲 的抑制能力，實(shí)現(xiàn)信號(hào)的精準(zhǔn)傳輸和檢測(cè)。第一信號(hào)調(diào)理模塊和第二信號(hào)調(diào)理模塊將編碼 器的IVpp正余弦信號(hào)放大2倍后輸送到第一模數(shù)轉(zhuǎn)換器和第二模數(shù)轉(zhuǎn)換器。其中第一信 號(hào)調(diào)理模塊和第二信號(hào)調(diào)理模塊都采用高精度(全)差分運(yùn)算放大器。2.由第一信號(hào)調(diào)理模塊和第二信號(hào)調(diào)理模塊進(jìn)行信號(hào)調(diào)理的正余弦信號(hào)，經(jīng)過(guò)偏 移后輸入到第一模數(shù)轉(zhuǎn)換器和第二模數(shù)轉(zhuǎn)換器中。第一模數(shù)轉(zhuǎn)換器和第二模數(shù)轉(zhuǎn)換器使用 高采樣率(不低于2M)，對(duì)于正弦/余弦兩路信號(hào)的采樣，要求模數(shù)轉(zhuǎn)換器是同步采樣。本 例采用的采樣精度是12或14位差分信號(hào)輸入第一模數(shù)轉(zhuǎn)換器和第二模數(shù)轉(zhuǎn)換器，以提高 采樣精度。3.第一模數(shù)轉(zhuǎn)換器和第二模數(shù)轉(zhuǎn)換器將每路信號(hào)輸入到FPGA模塊中。FPGA模塊 在其數(shù)據(jù)預(yù)處理模塊中將每路信號(hào)進(jìn)行濾波，濾波方式可以是FIR，IIR，CIC，及其它濾波方 式。4. FPGA模塊將每路濾波后得到的數(shù)據(jù)擴(kuò)展成16位值。然后將同步得到的被擴(kuò)展
8成16位的值拼接成32位值，然后將其傳遞到DSP模塊中，如圖3為DSP模塊內(nèi)部的數(shù)據(jù)處
理流程。5. DSP模塊采用32位高速浮點(diǎn)運(yùn)算數(shù)字信號(hào)處理器。6. DSP模塊得到的32位值為正弦/余弦信號(hào)的即時(shí)值，已經(jīng)過(guò)初步濾波。考慮到 不同的運(yùn)動(dòng)速度，需要根據(jù)速度再次用軟件對(duì)取得的值進(jìn)行濾波處理。7. DSP模塊根據(jù)軟件濾波后的數(shù)據(jù)來(lái)計(jì)算正余弦信號(hào)的直流偏置值，幅值大小以 及相位偏移值。8. DSP模塊根據(jù)7步的值對(duì)正余弦數(shù)據(jù)進(jìn)行直流偏置補(bǔ)償，幅值補(bǔ)償和相位偏移 補(bǔ)償，得到修正后的正余弦值。9. DSP模塊根據(jù)修正后的正余弦值計(jì)算角度，得到細(xì)分角度。10.第一比較器和第二比較器分別對(duì)余弦過(guò)零信號(hào)和正弦過(guò)零信號(hào)兩種信號(hào)進(jìn)行 整形，輸出方波脈沖信號(hào)。11.正弦過(guò)零信號(hào)和余弦過(guò)零信號(hào)兩路脈沖信號(hào)被送入到FPGA模塊中，由FPGA模 塊鑒別編碼器運(yùn)動(dòng)方向，并對(duì)編碼器進(jìn)行整周期計(jì)數(shù)。這個(gè)計(jì)數(shù)值被送入到DSP模塊中。12.第三比較器輸出的一周信號(hào)的方波信號(hào)是編碼器運(yùn)行一周中出現(xiàn)一次的信 號(hào)，對(duì)其它信號(hào)起著基準(zhǔn)指引。這個(gè)一周信號(hào)的方波脈沖信號(hào)輸出到FPGA模塊中。13. FPGA模塊對(duì)一周信號(hào)的方波脈沖信號(hào)進(jìn)行計(jì)數(shù)，送入到DSP模塊中。14. FPGA中，一周信號(hào)脈沖信號(hào)對(duì)正弦過(guò)零信號(hào)和余弦過(guò)零信號(hào)兩路脈沖信號(hào)計(jì) 數(shù)器的清零。15. DSP模塊將整周期脈沖計(jì)數(shù)值讀入，進(jìn)行整周期角度計(jì)算。16. DSP模塊將整周期角度值與9)得出的細(xì)分角度求和，得到角度和。17. DSP模塊根據(jù)角度和計(jì)算出位置值，為編碼器當(dāng)前的即時(shí)位置。18. DSP模塊將得到的編碼器的當(dāng)前位置送回給FPGA模塊。19. FPGA模塊將編碼器的當(dāng)前位置編碼，并通過(guò)總線方式輸出。上述實(shí)施例為本發(fā)明較佳的實(shí)施方式，但本發(fā)明的實(shí)施方式并不受上述實(shí)施例的 限制，其他的任何未背離本發(fā)明的精神實(shí)質(zhì)與原理下所作的改變、修飾、替代、組合、簡(jiǎn)化， 均應(yīng)為等效的置換方式，都包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.對(duì)位置傳感器的正余弦信號(hào)進(jìn)行細(xì)分和數(shù)據(jù)編碼的裝置，其特征在于，所述裝置具 體包括編碼器，用于輸出IVpp的正弦差分信號(hào)、IVpp的余弦差分信號(hào)以及一周信號(hào)； 第一信號(hào)調(diào)理模塊，用于對(duì)從編碼器輸出的IVpp正弦差分信號(hào)進(jìn)行處理，濾除其輸入 的噪聲，并將信號(hào)進(jìn)行2倍放大；第二信號(hào)調(diào)理模塊，用于對(duì)從編碼器輸出的IVpp余弦差分信號(hào)進(jìn)行處理，濾除其輸入 的噪聲，并將信號(hào)進(jìn)行2倍放大；第一模數(shù)轉(zhuǎn)換器，用于對(duì)從第一信號(hào)調(diào)理模塊出來(lái)的正弦差分信號(hào)進(jìn)行高速采樣； 第二模數(shù)轉(zhuǎn)換器，用于對(duì)從第二信號(hào)調(diào)理模塊出來(lái)的余弦差分信號(hào)進(jìn)行高速采樣； 第一比較器，用于將編碼器的余弦差分信號(hào)整形，變成過(guò)零脈沖信號(hào)； 第二比較器，用于將編碼器的正弦差分信號(hào)整形，變成過(guò)零脈沖信號(hào)； 第三比較器，用于將一周信號(hào)進(jìn)行整形，產(chǎn)生一個(gè)脈沖信號(hào)；FPGA模塊，用于對(duì)從第一比較器、第二比較器、第三比較器、第一模數(shù)轉(zhuǎn)換器以及第二 模數(shù)轉(zhuǎn)換器中輸出的信號(hào)進(jìn)行預(yù)處理以及對(duì)從DSP模塊中輸出的絕對(duì)細(xì)分位置值進(jìn)行數(shù) 據(jù)編碼處理；DSP模塊，用于對(duì)從FPGA模塊中輸出的數(shù)據(jù)進(jìn)行補(bǔ)償與計(jì)算； 輸出模塊，用于將FPGA模塊中輸出的串行數(shù)據(jù)進(jìn)行數(shù)據(jù)輸出； 所述編碼器的正弦信號(hào)輸出端分別與第二比較器和第一信號(hào)調(diào)理模塊相連接，所述第 二比較器的正弦過(guò)零脈沖信號(hào)輸出端與FPGA模塊相連接，所述第一信號(hào)調(diào)理模塊與第一 模數(shù)轉(zhuǎn)換器相連接，第一模數(shù)轉(zhuǎn)換器的的正弦數(shù)據(jù)的信號(hào)輸出端與FPGA模塊相連接；所述編碼器的余弦信號(hào)輸出端分別與第一比較器和第二信號(hào)調(diào)理模塊相連接，所述第 一比較器的余弦過(guò)零脈沖信號(hào)輸出端與FPGA模塊相連接，所述第二信號(hào)調(diào)理模塊與第二 模數(shù)轉(zhuǎn)換器相連接，第二模數(shù)轉(zhuǎn)換器的余弦數(shù)據(jù)的信號(hào)輸出端與FPGA模塊相連接；所述編碼器的一周信號(hào)輸出端與第三比較器相連接，第三比較器的一周信號(hào)脈沖信號(hào) 輸出端與FPGA模塊相連接；所述FPGA模塊分別與DSP模塊和輸出模塊相連接。
2.根據(jù)權(quán)利要求1所述的對(duì)位置傳感器的正余弦信號(hào)進(jìn)行細(xì)分和數(shù)據(jù)編碼的裝置，其 特征在于，所述正弦數(shù)據(jù)為14位正弦數(shù)據(jù)或者12位正弦數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的對(duì)位置傳感器的正余弦信號(hào)進(jìn)行細(xì)分和數(shù)據(jù)編碼的裝置，其 特征在于，所述余弦數(shù)據(jù)為14位余弦數(shù)據(jù)或者12位余弦數(shù)據(jù)。
4.根據(jù)權(quán)利要求1所述的對(duì)位置傳感器的正余弦信號(hào)進(jìn)行細(xì)分和數(shù)據(jù)編碼的裝置，其 特征在于，所述FPGA模塊具體包括數(shù)據(jù)預(yù)處理模塊、數(shù)據(jù)編碼模塊以及采樣控制模塊，所 述數(shù)據(jù)預(yù)處理模塊的預(yù)處理數(shù)據(jù)輸出端與DSP模塊的相連接，所述DSP模塊的位置值輸出 端與數(shù)據(jù)編碼模塊相連接，且數(shù)據(jù)編碼模塊的串行數(shù)據(jù)輸出端與輸出模塊相連，所述采樣 控制模塊與第一模數(shù)轉(zhuǎn)換器和第二模數(shù)轉(zhuǎn)換器相連接。
5.一種對(duì)位置傳感器的正余弦信號(hào)進(jìn)行細(xì)分和數(shù)據(jù)編碼的裝置的實(shí)現(xiàn)方法，其具體步 驟包括(1)從編碼器中分別輸出IVpp的正弦信號(hào)、IVpp的余弦信號(hào)以及一周信號(hào)；(2)正弦信號(hào)分別進(jìn)入第一比較器和第一信號(hào)調(diào)理模塊，在第一比較器中進(jìn)行信號(hào)處理后產(chǎn)生正弦過(guò)零脈沖信號(hào)，并且輸送到FPGA模塊中，在第一信號(hào)調(diào)理模塊中對(duì)正弦信號(hào) 進(jìn)行濾波和整理，除去傳輸路徑中產(chǎn)生的諸多噪聲，且將信號(hào)放大2倍后輸送到第一模數(shù) 轉(zhuǎn)換器，第一模數(shù)轉(zhuǎn)換器在FPGA模塊的控制下連續(xù)不斷地對(duì)第一信號(hào)調(diào)理模塊送來(lái)的信 號(hào)進(jìn)行高速采樣，并將高速采樣到的正弦數(shù)據(jù)輸送到FPGA模塊中；余弦信號(hào)分別進(jìn)入第二 比較器和第二信號(hào)調(diào)理模塊，在第二比較器中進(jìn)行信號(hào)處理后產(chǎn)生余弦過(guò)零脈沖信號(hào)，并 且輸送到FPGA模塊中，在第二信號(hào)調(diào)理模塊中對(duì)余弦信號(hào)進(jìn)行濾波和整理，除去傳輸路徑 中產(chǎn)生的諸多噪聲，且將信號(hào)放大2倍后輸送到第二模數(shù)轉(zhuǎn)換器，第二模數(shù)轉(zhuǎn)換器在FPGA 模塊的控制下連續(xù)不斷地對(duì)第二信號(hào)調(diào)理模塊送來(lái)的信號(hào)進(jìn)行高速采樣，并將高速采樣到 的余弦數(shù)據(jù)輸送到FPGA模塊中；一周信號(hào)進(jìn)入第三比較器中產(chǎn)生一周信號(hào)脈沖信號(hào)并輸 送到FPGA模塊中；(3)FPGA模塊對(duì)其輸入的正弦過(guò)零脈沖信號(hào)、余弦過(guò)零脈沖信號(hào)、正弦數(shù)據(jù)、余弦數(shù)據(jù) 以及一周信號(hào)脈沖信號(hào)在其數(shù)據(jù)預(yù)處理模塊中進(jìn)行預(yù)處理，且將預(yù)處理后的信號(hào)或者數(shù)據(jù) 通過(guò)數(shù)據(jù)總線輸送到DSP模塊中進(jìn)行數(shù)據(jù)補(bǔ)償與計(jì)算；(4)在DSP模塊中進(jìn)行補(bǔ)償與計(jì)算后得到一個(gè)細(xì)分位置值，將這個(gè)位置值輸送到FPGA 模塊中的數(shù)據(jù)編碼模塊中進(jìn)行數(shù)據(jù)編碼；(5)在FPGA模塊中的數(shù)據(jù)編碼模塊中進(jìn)行數(shù)據(jù)編碼完成后，根據(jù)所選擇的總線協(xié)議在 輸出模塊中進(jìn)行編碼輸出。
6.根據(jù)權(quán)利要求5所述的一種對(duì)位置傳感器的正余弦信號(hào)進(jìn)行細(xì)分和數(shù)據(jù)編碼的裝 置的實(shí)現(xiàn)方法，其特征在于，所述步驟(3)中的數(shù)據(jù)補(bǔ)償與計(jì)算，包括以下步驟(3-1)DSP模塊對(duì)從FPGA模塊輸入的正弦過(guò)零脈沖信號(hào)、余弦過(guò)零脈沖信號(hào)以及一周 信號(hào)脈沖信號(hào)的計(jì)算進(jìn)行累進(jìn)，得到當(dāng)前位置的區(qū)間位置；(3-2)DSP模塊對(duì)從FPGA模塊中輸入的正弦數(shù)據(jù)和余弦數(shù)據(jù)進(jìn)行軟件濾波及補(bǔ)償處 理，通過(guò)DSP模塊計(jì)算，對(duì)濾波后的正弦數(shù)據(jù)和余弦數(shù)據(jù)進(jìn)行幅值和相位移動(dòng)的補(bǔ)償校正；(3-3)DSP模塊將校正后得到的正弦數(shù)據(jù)和余弦數(shù)據(jù)的求商，通過(guò)計(jì)算或查表轉(zhuǎn)化成細(xì) 分角度值；(3-4)DSP模塊將整周期角度和前述(3-3)的細(xì)分角度值合并，得到所求的細(xì)分角度位置值；(3-5)DSP模塊將得到的細(xì)分角度位置值進(jìn)行計(jì)算，得出絕對(duì)細(xì)分位置值；(3-6)DSP模塊將得到的絕對(duì)細(xì)分位置值傳送給FPGA模塊中的數(shù)據(jù)編碼模塊。
7.根據(jù)權(quán)利要求5所述的一種對(duì)位置傳感器的正余弦信號(hào)進(jìn)行細(xì)分和數(shù)據(jù)編碼的裝 置的實(shí)現(xiàn)方法，其特征在于，所述步驟O)中的高速采樣的采樣速率由200kHz 80MHz之 間選擇。
8.根據(jù)權(quán)利要求5所述的一種對(duì)位置傳感器的正余弦信號(hào)進(jìn)行細(xì)分和數(shù)據(jù)編碼的裝 置的實(shí)現(xiàn)方法，其特征在于，所述步驟O)中的高速采樣的采樣速率為20MHz。
9.根據(jù)權(quán)利要求5所述的一種對(duì)位置傳感器的正余弦信號(hào)進(jìn)行細(xì)分和數(shù)據(jù)編碼的裝 置的實(shí)現(xiàn)方法，其特征在于，所述步驟(3)中的數(shù)據(jù)預(yù)處理包括對(duì)FPGA模塊中由第一模數(shù) 轉(zhuǎn)換器和第二模數(shù)轉(zhuǎn)換器送來(lái)的正弦數(shù)據(jù)和余弦數(shù)據(jù)分別進(jìn)行濾波，并將處理好的數(shù)據(jù)合 并成32位值后輸送給DSP模塊。
全文摘要
本發(fā)明提供一種對(duì)位置傳感器的正余弦信號(hào)進(jìn)行細(xì)分和數(shù)據(jù)編碼的裝置，裝置包括編碼器、第一信號(hào)調(diào)理模塊、第二信號(hào)調(diào)理模塊、第一模數(shù)轉(zhuǎn)換器、第二模數(shù)轉(zhuǎn)換器、第一比較器、第二比較器、第三比較器、FPGA模塊、DSP模塊以及輸出模塊。本發(fā)明還提供位置傳感器的正余弦信號(hào)進(jìn)行細(xì)分和數(shù)據(jù)編碼的實(shí)現(xiàn)方法。本發(fā)明將編碼器輸出的正余弦信號(hào)進(jìn)行多倍插值細(xì)分，提高位置信號(hào)檢測(cè)精度以實(shí)現(xiàn)高分辯率控制，降低高精度編碼器的成本。
文檔編號(hào)H03M1/64GK102111158SQ20101055591
公開(kāi)日2011年6月29日 申請(qǐng)日期2010年11月23日 優(yōu)先權(quán)日2010年11月23日
發(fā)明者宋師, 曾慶明, 楊俊平, 黃揚(yáng)根 申請(qǐng)人:廣州數(shù)控設(shè)備有限公司