專利名稱：一種高速并行接口電路的制作方法
技術(shù)領(lǐng)域：
[0001]本實(shí)用新型屬于數(shù)字通信領(lǐng)域，尤其涉及ー種高速并行接ロ電路。
背景技術(shù)：
隨著數(shù)字通信業(yè)務(wù)的蓬勃發(fā)展導(dǎo)致通信系統(tǒng)對傳輸帶寬提出了更高的挑戰(zhàn)，例如IOGbps高速并行接ロ在光纖通信、數(shù)據(jù)交換、網(wǎng)絡(luò)通信等方面有著廣泛的應(yīng)用。高速并行傳輸?shù)钠款i之ー是對數(shù)據(jù)的有效恢復(fù)，數(shù)據(jù)恢復(fù)中主要存在兩個(gè)問題一是當(dāng)單線傳輸速率越來越快時(shí)，相應(yīng)的每位數(shù)據(jù)所占的時(shí)間窗ロ不斷減小，導(dǎo)致時(shí)鐘很難在數(shù)據(jù)的有效窗ロ準(zhǔn)確采樣；ニ是由于并行傳輸?shù)母鳁l數(shù)據(jù)路徑延遲不同，導(dǎo)致接收端無法有效的同步接收并行傳輸?shù)母髀窋?shù)據(jù)。在現(xiàn)有技術(shù)中，高速數(shù)據(jù)傳輸主要采用時(shí)鐘數(shù)據(jù)恢復(fù)的方式進(jìn)行，即從高速傳輸?shù)臄?shù)據(jù)流中提取出時(shí)鐘信息，再用提取出的時(shí)鐘來對數(shù)據(jù)流進(jìn)行采樣，保證時(shí)鐘采樣沿落在有效的采樣窗口內(nèi)。時(shí)鐘數(shù)據(jù)恢復(fù)電路主要由邊沿檢測器、頻率捕獲器、相位跟蹤器和時(shí)鐘恢復(fù)器組成，首先通過邊沿檢測器檢測數(shù)據(jù)沿的跳變提取相位信息，然后通過相位提取電路的自振蕩調(diào)整時(shí)鐘的相位，最后通過時(shí)鐘恢復(fù)器以監(jiān)視和調(diào)整相位提取電路輸出的時(shí)鐘頻率，其中時(shí)鐘恢復(fù)器由高頻參考時(shí)鐘振蕩源、濾波器、鑒相器和分頻器構(gòu)成，這些都是設(shè)計(jì)較復(fù)雜、對精度要求極高的模擬電路，對集成電路的生產(chǎn)エ藝也有特殊的要求，且時(shí)鐘數(shù)據(jù)恢復(fù)電路對于突發(fā)的數(shù)據(jù)信號，其大相位的抖動容易導(dǎo)致鎖相環(huán)失鎖，鎖相環(huán)鎖定時(shí)間較長，往往不能滿足快速同步要求。

實(shí)用新型內(nèi)容本實(shí)用新型的目的在于提供ー種高速并行接ロ電路，g在解決上述背景技術(shù)中存在的問題。本實(shí)用新型的目的是這樣實(shí)現(xiàn)的ー種高速并行接ロ電路,包括接收數(shù)據(jù)并整形的LVDS接收模塊；與LVDS接收模塊連接，在采樣時(shí)鐘下對LVDS接收模塊輸出的數(shù)據(jù)進(jìn)行采樣并轉(zhuǎn)換為并行數(shù)據(jù)的采樣轉(zhuǎn)換模塊；與采樣轉(zhuǎn)換模塊連接，為采樣轉(zhuǎn)換模塊提供采樣時(shí)鐘，井根據(jù)采樣轉(zhuǎn)換模塊輸出的數(shù)據(jù)調(diào)整采樣時(shí)鐘至最佳采樣點(diǎn)的位同步模塊；以及與位同步模塊連接，對位同步模塊輸出的數(shù)據(jù)進(jìn)行移位調(diào)整的字同步模塊。 所述采樣轉(zhuǎn)換模塊包括在同個(gè)采樣時(shí)鐘下分別在LVDS接收模塊輸出的數(shù)據(jù)的上升沿和下降沿進(jìn)行采樣并存儲的上升沿采樣單元和下降沿采樣單元；以及與上升沿采樣單元和下降沿采樣單元連接，將上升沿采樣單元和下降沿采樣單元輸出的采樣數(shù)據(jù)組合成并行數(shù)據(jù)的采樣組合単元。[0014]所述位同步模塊包括產(chǎn)生n個(gè)相位的采樣時(shí)鐘的DLL鎖相環(huán)，所述n為大于I的整數(shù)；與DLL鎖相環(huán)連接，從所述n個(gè)相位時(shí)鐘中選擇ー個(gè)作為采樣轉(zhuǎn)換模塊的采樣時(shí)鐘的多路選擇器；以及與采樣轉(zhuǎn)換模塊和多路選擇器連接，根據(jù)采樣轉(zhuǎn)換模塊輸出的數(shù)據(jù)與預(yù)設(shè)的基準(zhǔn)數(shù)據(jù)的比較結(jié)果，控制多路選擇器相應(yīng)地調(diào)整輸出的相位時(shí)鐘，直至輸出的相位時(shí)鐘為最佳采樣點(diǎn)的采樣時(shí)鐘調(diào)整模塊。所述DLL鎖相環(huán)基于源同步時(shí)鐘信號產(chǎn)生n個(gè)相位的采樣時(shí)鐘。 所述n 為 16。所述采樣時(shí)鐘調(diào)整模塊檢測接收數(shù)據(jù)的跳變沿，在數(shù)據(jù)發(fā)生跳變沿時(shí)，控制多路選擇器以每次1/n的精度調(diào)整輸出的采樣時(shí)鐘的相位，并計(jì)算接收數(shù)據(jù)變化至中間沿的移相次數(shù)counterl和接收數(shù)據(jù)變化至左邊沿的移相次數(shù)counter2,以及計(jì)算并存儲采樣時(shí)鐘移相位(counterl+counter2)/2 ;所述多路選擇器根據(jù)所述采樣時(shí)鐘移相位輸出最佳采樣點(diǎn)。所述字同步模塊包括移位計(jì)算單元和異步FIFO単元，所述移位計(jì)算單元用于在訓(xùn)練階段基于預(yù)設(shè)的同步字對接收到的非同步字?jǐn)?shù)據(jù)進(jìn)行移位調(diào)整，計(jì)算并存儲移位數(shù)，以及在正常數(shù)據(jù)傳輸階段按照所存移位數(shù)對數(shù)據(jù)進(jìn)行移位，并將移位調(diào)整后的數(shù)據(jù)寫入異步FIFO單元。所述移位計(jì)算單元還用于在完成移位并計(jì)算出移位數(shù)后產(chǎn)生WrdRdy信號；對所述異步FIFO単元的讀信號在各通道的移位計(jì)算單元均已產(chǎn)生WrdRdy信號，并且所有的WrdRdy信號均有效時(shí)有效。所述對各通道的WrdRdy信號進(jìn)行邏輯與處理得到AllRdy信號，當(dāng)AllRdy有效且同步字到來時(shí)將數(shù)據(jù)存入所述異步FIFO単元中；對于所述異步FIFO単元的讀信號在AllRdy有效至少一個(gè)時(shí)鐘周期后有效。本實(shí)用新型的突出優(yōu)點(diǎn)是本實(shí)用新型采用純數(shù)字的采樣時(shí)鐘相位調(diào)整和字調(diào)整方式對源同歩數(shù)據(jù)進(jìn)行準(zhǔn)確采樣和恢復(fù)，通過對訓(xùn)練數(shù)據(jù)采樣時(shí)鐘相位的計(jì)算反饋輸出到采樣時(shí)鐘的多路選擇器來改變采樣時(shí)鐘的相位，從而使時(shí)鐘采樣發(fā)生在數(shù)據(jù)有效窗ロ的中央，并且能夠不受外界溫度、濕度、干擾等的影響。

圖I是本實(shí)用新型提供的高速并行接ロ電路的結(jié)構(gòu)圖；圖2是本實(shí)用新型提供的高速并行接ロ電路中采樣轉(zhuǎn)換模塊的結(jié)構(gòu)圖；圖3是本實(shí)用新型提供的高速并行接ロ電路中位同步模塊的結(jié)構(gòu)圖；圖4是本實(shí)用新型提供的高速并行接ロ電路中字同步模塊的結(jié)構(gòu)圖。
具體實(shí)施方式
為了使本實(shí)用新型的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，
以下結(jié)合附圖及實(shí)施例，對本實(shí)用新型進(jìn)行進(jìn)一歩詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本實(shí)用新型，并不用于限定本實(shí)用新型。[0030]高速并行數(shù)據(jù)的傳輸由多個(gè)通道組成，在本實(shí)用新型中，各通道的高速并行接ロ電路結(jié)構(gòu)如圖I所示。每ー個(gè)單通道(并行數(shù)據(jù)中的一位數(shù)據(jù)路徑)包括位同步和字同步兩個(gè)部分。位同步部分包括依次電性連接的低電壓差分信號(LVDS)接收模塊I、采樣轉(zhuǎn)換模塊2和位同步模塊3。LVDS接收模塊I接收各通道中的數(shù)據(jù)并進(jìn)行整形后輸出，采樣轉(zhuǎn)換模塊2在采樣時(shí)鐘下對接收的數(shù)據(jù)進(jìn)行采樣并轉(zhuǎn)換為并行數(shù)據(jù)，位同步模塊3為采樣轉(zhuǎn)換模塊2提供采樣時(shí)鐘，對接收的數(shù)據(jù)進(jìn)行恢復(fù)，井根據(jù)接收的數(shù)據(jù)調(diào)整采樣時(shí)鐘至最佳采樣點(diǎn)，字同步模塊4通過對接收到的數(shù)據(jù)進(jìn)行移位調(diào)整，使各個(gè)通道數(shù)據(jù)的字對齊。在高速并行接ロ正常工作時(shí)，發(fā)送端將先發(fā)送預(yù)設(shè)的一定系列的訓(xùn)練序列，以供接收端完成初始的位同步和字同步處理。圖2示出了本實(shí)用新型提供的上述采樣轉(zhuǎn)換模塊2的結(jié)構(gòu)，包括上升沿采樣單元
21、下降沿采樣單元22和采樣組合単元23。LVDS接收模塊I輸出的數(shù)據(jù)將同時(shí)輸入至上升沿采樣單元21和下降沿采樣單元
22。上升沿采樣單元21和下降沿采樣單元22在同個(gè)采樣時(shí)鐘下分別在數(shù)據(jù)的上升沿和下降沿進(jìn)行采樣并存儲，本實(shí)用新型中，每個(gè)采樣時(shí)鐘下，上升沿采樣單元21和下降沿采樣単元22分別采樣2位數(shù)據(jù)(分2個(gè)時(shí)鐘周期完成)，由采樣組合単元23對這4位采樣數(shù)據(jù)進(jìn)行組合，通過順序調(diào)整合成4位并行數(shù)據(jù)，以便于降低內(nèi)部數(shù)據(jù)處理的時(shí)鐘，還便于其后的位同步處理與訓(xùn)練序列的字同步處理。本實(shí)用新型無需特殊的雙沿采集寄存器就能實(shí)現(xiàn)輸入的串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換。圖3示出了本實(shí)用新型提供的上述位同步模塊3的結(jié)構(gòu)，包括DLL鎖相環(huán)31、多相位時(shí)鐘無毛刺切換的多路選擇器32和采樣時(shí)鐘調(diào)整模塊33。 在本實(shí)用新型中，DLL鎖相環(huán)31基于LVDS接收模塊I輸出的源同步時(shí)鐘(即發(fā)送數(shù)據(jù)端發(fā)出的隨路時(shí)鐘)信號產(chǎn)生n (n為大于I的整數(shù)，例如n為8、16等)個(gè)相位的采樣時(shí)鐘，多路選擇器32從該n個(gè)相位時(shí)鐘中選擇ー個(gè)作為采樣轉(zhuǎn)換模塊2的采樣時(shí)鐘。采樣時(shí)鐘調(diào)整模塊33將采樣組合單元23輸出的并行數(shù)據(jù)恢復(fù)出原始數(shù)據(jù)，并根據(jù)接收數(shù)據(jù)與預(yù)設(shè)的基準(zhǔn)數(shù)據(jù)的比較結(jié)果，輸出相應(yīng)的相位調(diào)整信號，多路選擇器32則根據(jù)該相位調(diào)整信號調(diào)整輸出的相位時(shí)鐘，直至輸出的相位時(shí)鐘為最佳采樣點(diǎn)，即將時(shí)鐘的上升沿與下降沿調(diào)整到數(shù)據(jù)采樣窗ロ的中央，采樣時(shí)鐘調(diào)整模塊33將計(jì)算并存儲相位調(diào)整的數(shù)據(jù)。所述最佳采樣點(diǎn)，在本實(shí)用新型中，即為上述n個(gè)相位采樣時(shí)鐘中的最佳采樣時(shí)鐘，通常處于兩個(gè)相鄰發(fā)生跳變沿的數(shù)據(jù)對應(yīng)的采樣時(shí)鐘的中間的時(shí)鐘可以認(rèn)為是最佳采樣點(diǎn)。作為本實(shí)用新型的一個(gè)實(shí)施例，訓(xùn)練數(shù)據(jù)以“ 0000_0000_0000_0000_0011_1111_1111_1111_1111”為ー組由發(fā)送端進(jìn)行多次發(fā)送，以“0011”為基準(zhǔn)數(shù)據(jù)，當(dāng)接收的數(shù)據(jù)為非基準(zhǔn)數(shù)據(jù)時(shí)，采樣時(shí)鐘調(diào)整模塊33根據(jù)其與基準(zhǔn)數(shù)據(jù)比較的結(jié)果，發(fā)送相應(yīng)的加/減相位的控制信號至多路選擇器32，例如接收的數(shù)據(jù)為“0001”，則采樣時(shí)鐘調(diào)整模塊33發(fā)送減相位的控制信號。更進(jìn)一歩，采樣時(shí)鐘調(diào)整模塊33還可以根據(jù)將接收數(shù)據(jù)移位至基準(zhǔn)數(shù)據(jù)的移位數(shù)，控制多路選擇器32加/減相應(yīng)位數(shù)的相位，多路選擇器32調(diào)整相位的最小精度是1/n。在本實(shí)用新型的另ー個(gè)實(shí)施例中，采樣時(shí)鐘調(diào)整模塊33通過檢測接收數(shù)據(jù)電平的跳變沿，例如可通過對4位數(shù)據(jù)進(jìn)行異或來檢測，如以“0001”為例，通過異或?qū)⒌玫接疫呇亍?01”，當(dāng)接收數(shù)據(jù)發(fā)生跳變沿時(shí)，采樣時(shí)鐘調(diào)整模塊33將發(fā)送觸發(fā)信號給多路選擇器32，由多路選擇器32每次對采樣時(shí)鐘相位加/減1/n，直到采樣時(shí)鐘調(diào)整模塊33接收的數(shù)據(jù)沿變化為中間沿“010”(即“0011”的異或值)，此時(shí)采樣時(shí)鐘調(diào)整模塊33計(jì)算出移相次數(shù)counterl (即從“001”到“010”的移相次數(shù))，并繼續(xù)控制多路選擇器32進(jìn)行相位調(diào)整，直到采樣時(shí)鐘調(diào)整模塊33接收的數(shù)據(jù)沿變化為左邊沿“ 100”，此時(shí)采樣時(shí)鐘調(diào)整模塊33再次計(jì)算出移相次數(shù)counted (即從“001”到“ 100”的移相次數(shù))，最終計(jì)算出采樣時(shí)鐘移相位(COunterl+COunter2)/2并存儲，在正常數(shù)據(jù)傳輸時(shí)，采樣時(shí)鐘調(diào)整模塊33將根據(jù)該采樣時(shí)鐘移相位控制多路選擇器32輸出最佳相位的采樣時(shí)鐘。在上述相位調(diào)整的過程中，采樣時(shí)鐘調(diào)整模塊33對接收的數(shù)據(jù)恢復(fù)后將實(shí)時(shí)地輸出給字同步模塊4。[0039]每個(gè)通道數(shù)據(jù)恢復(fù)完成后給出BitRdy信號，控制字同步模塊4可以對數(shù)據(jù)進(jìn)行同步處理。所述字同步模塊4的結(jié)構(gòu)如圖4所示，包括移位計(jì)算單元41和基于流處理的異步FIFO 單元 42。字同步同樣會用到訓(xùn)練數(shù)據(jù)的跳變沿，例如，訓(xùn)練序列為“0000_0000_0000_0000_0011_1111_1111_1111_1111”，且以“0011”為同步字，移位計(jì)算單元41基于預(yù)設(shè)的同步字
對接收到的非同步字?jǐn)?shù)據(jù)進(jìn)行移位調(diào)整，計(jì)算并存儲所移的位數(shù)，并將移位調(diào)整后的數(shù)據(jù)寫入異步FIFO単元42。例如，當(dāng)接收到并行數(shù)據(jù)是“0001”，則移位計(jì)算單元41將數(shù)據(jù)左移一位。移位計(jì)算單元41完成移位并計(jì)算出移位數(shù)后將產(chǎn)生WrdRdy信號，當(dāng)每個(gè)通道的移位計(jì)算單元41均產(chǎn)生了 WrdRdy信號，并且所有的WrdRdy信號均有效時(shí)，將觸發(fā)接收端的控制單元讀取各通道的異步FIFO単元42中的數(shù)據(jù)。作為本實(shí)用新型的ー個(gè)優(yōu)選實(shí)施例，將對各通道產(chǎn)生的WrdRdy信號進(jìn)行邏輯與處理得到AllRdy信號，當(dāng)AllRdy有效且同步字到來時(shí)將數(shù)據(jù)存入到異步FIFO単元42中，對于異步FIFO単元42的讀信號則最好在AllRdy有效至少一個(gè)時(shí)鐘周期后有效。在訓(xùn)練完成后，正常數(shù)據(jù)傳輸時(shí)，移位計(jì)算單元41將根據(jù)訓(xùn)練時(shí)計(jì)算所得的移位數(shù)對接收的數(shù)據(jù)進(jìn)行移位調(diào)整。上述訓(xùn)練序列數(shù)據(jù)、基準(zhǔn)數(shù)據(jù)、同步字以及移位操作可以任意設(shè)計(jì)，不受上述所限。本實(shí)用新型采用純數(shù)字的采樣時(shí)鐘相位調(diào)整和字調(diào)整方式對源同歩數(shù)據(jù)進(jìn)行準(zhǔn)確采樣和恢復(fù)，通過對訓(xùn)練數(shù)據(jù)采樣時(shí)鐘相位的計(jì)算反饋輸出到采樣時(shí)鐘的多路選擇器來改變采樣時(shí)鐘的相位，從而使時(shí)鐘采樣發(fā)生在數(shù)據(jù)有效窗ロ的中央，并且能夠不受外界溫度、濕度、干擾等的影響，然后再通過字調(diào)整使并行數(shù)據(jù)總線上的數(shù)據(jù)同歩。本實(shí)用新型不依賴于具體的集成電路生產(chǎn)エ藝，所使用的IP核是主流流片廠商的主流エ藝上免費(fèi)提供的，可以相對較低的成本在ASIC芯片上實(shí)現(xiàn)高速數(shù)據(jù)傳輸接ロ，同時(shí)本實(shí)用新型的數(shù)據(jù)同步只需要較低的等待時(shí)間，且能容忍更高的抖動和傳輸延遲。以上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
權(quán)利要求1.ー種高速并行接ロ電路，其特征在于，包括 接收數(shù)據(jù)并整形的LVDS接收模塊； 與LVDS接收模塊連接，在采樣時(shí)鐘下對LVDS接收模塊輸出的數(shù)據(jù)進(jìn)行采樣并轉(zhuǎn)換為并行數(shù)據(jù)的采樣轉(zhuǎn)換模塊； 與采樣轉(zhuǎn)換模塊連接，為采樣轉(zhuǎn)換模塊提供采樣時(shí)鐘，井根據(jù)采樣轉(zhuǎn)換模塊輸出的數(shù)據(jù)調(diào)整采樣時(shí)鐘至最佳采樣點(diǎn)的位同步 模塊；以及 與位同步模塊連接，對位同步模塊輸出的數(shù)據(jù)進(jìn)行移位調(diào)整的字同步模塊。
2.如權(quán)利要求I所述的高速并行接ロ電路，其特征在于，所述采樣轉(zhuǎn)換模塊包括 在同個(gè)采樣時(shí)鐘下分別在LVDS接收模塊輸出的數(shù)據(jù)的上升沿和下降沿進(jìn)行采樣并存儲的上升沿采樣單元和下降沿采樣單元；以及 與上升沿采樣單元和下降沿采樣單元連接，將上升沿采樣單元和下降沿采樣單元輸出的采樣數(shù)據(jù)組合成并行數(shù)據(jù)的采樣組合単元。
3.如權(quán)利要求I所述的高速并行接ロ電路，其特征在于，所述位同步模塊包括 產(chǎn)生n個(gè)相位的采樣時(shí)鐘的DLL鎖相環(huán)，所述n為大于I的整數(shù)； 與DLL鎖相環(huán)連接，從所述n個(gè)相位時(shí)鐘中選擇ー個(gè)作為采樣轉(zhuǎn)換模塊的采樣時(shí)鐘的多路選擇器；以及 與采樣轉(zhuǎn)換模塊和多路選擇器連接，根據(jù)采樣轉(zhuǎn)換模塊輸出的數(shù)據(jù)與預(yù)設(shè)的基準(zhǔn)數(shù)據(jù)的比較結(jié)果，控制多路選擇器相應(yīng)地調(diào)整輸出的相位時(shí)鐘，直至輸出的相位時(shí)鐘為最佳采樣點(diǎn)的采樣時(shí)鐘調(diào)整模塊。
4.如權(quán)利要求3所述的高速并行接ロ電路，其特征在于，所述DLL鎖相環(huán)基于源同步時(shí)鐘信號產(chǎn)生n個(gè)相位的采樣時(shí)鐘。
5.如權(quán)利要求3所述的高速并行接ロ電路，其特征在于，所述n為16。
6.如權(quán)利要求3所述的高速并行接ロ電路，其特征在于，所述采樣時(shí)鐘調(diào)整模塊檢測接收數(shù)據(jù)的跳變沿，在數(shù)據(jù)發(fā)生跳變沿時(shí)，控制多路選擇器以每次1/n的精度調(diào)整輸出的采樣時(shí)鐘的相位，并計(jì)算接收數(shù)據(jù)變化至中間沿的移相次數(shù)counterl和接收數(shù)據(jù)變化至左邊沿的移相次數(shù)counter2,以及計(jì)算并存儲采樣時(shí)鐘移相位(counterl+counter2)/2 ；所述多路選擇器根據(jù)所述采樣時(shí)鐘移相位輸出最佳采樣點(diǎn)。
7.如權(quán)利要求I所述的高速并行接ロ電路，其特征在于，所述字同步模塊包括移位計(jì)算單元和異步FIFO単元，所述移位計(jì)算單元用于在訓(xùn)練階段基于預(yù)設(shè)的同步字對接收到的非同步字?jǐn)?shù)據(jù)進(jìn)行移位調(diào)整，計(jì)算并存儲移位數(shù)，以及在正常數(shù)據(jù)傳輸階段按照所存移位數(shù)對數(shù)據(jù)進(jìn)行移位，并將移位調(diào)整后的數(shù)據(jù)寫入異步FIFO単元。
8.如權(quán)利要求7所述的高速并行接ロ電路，其特征在干，所述移位計(jì)算單元還用于在完成移位并計(jì)算出移位數(shù)后產(chǎn)生WrdRdy信號；對所述異步FIFO単元的讀信號在各通道的移位計(jì)算單元均已產(chǎn)生WrdRdy信號，并且所有的WrdRdy信號均有效時(shí)有效。
9.如權(quán)利要求8所述的高速并行接ロ電路，其特征在于，所述對各通道的WrdRdy信號進(jìn)行邏輯與處理得到AllRdy信號，當(dāng)AllRdy有效且同步字到來時(shí)將數(shù)據(jù)存入所述異步FIFO單元中；對于所述異步FIFO單元的讀信號在AllRdy有效至少一個(gè)時(shí)鐘周期后有效。
專利摘要本實(shí)用新型適用于數(shù)字通信領(lǐng)域，提供了一種高速并行接口電路，包括接收數(shù)據(jù)并整形的LVDS接收模塊；與LVDS接收模塊連接，在采樣時(shí)鐘下對LVDS接收模塊輸出的數(shù)據(jù)進(jìn)行采樣并轉(zhuǎn)換為并行數(shù)據(jù)的采樣轉(zhuǎn)換模塊；與采樣轉(zhuǎn)換模塊連接，為采樣轉(zhuǎn)換模塊提供采樣時(shí)鐘，并根據(jù)采樣轉(zhuǎn)換模塊輸出的數(shù)據(jù)調(diào)整采樣時(shí)鐘至最佳采樣點(diǎn)的位同步模塊；以及與位同步模塊連接，對位同步模塊輸出的數(shù)據(jù)進(jìn)行移位調(diào)整的字同步模塊。本實(shí)用新型采用純數(shù)字的采樣時(shí)鐘相位調(diào)整和字調(diào)整方式對源同步數(shù)據(jù)進(jìn)行準(zhǔn)確采樣和恢復(fù)，通過對訓(xùn)練數(shù)據(jù)采樣時(shí)鐘相位的計(jì)算反饋輸出到采樣時(shí)鐘的多路選擇器來改變采樣時(shí)鐘的相位，從而使時(shí)鐘采樣發(fā)生在數(shù)據(jù)有效窗口的中央。
文檔編號H03K19/0175GK202406095SQ20112055839
公開日2012年8月29日 申請日期2011年12月28日 優(yōu)先權(quán)日2011年12月28日
發(fā)明者劉勇, 劉歡, 王智, 章睿 申請人:成都三零嘉微電子有限公司