專利名稱：實(shí)時(shí)積分漂移補(bǔ)償交替式積分器及其誤差控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及積分器領(lǐng)域，具體地說是涉及一種工作時(shí)間長達(dá)IOOOs的實(shí)時(shí)積分漂移補(bǔ)償交替式積分器及其誤差控制方法。
背景技術(shù)：
電子積分器是一種能夠使任意時(shí)刻的輸出值等于輸入信號在該時(shí)刻以前的所有輸入值的總和的電子設(shè)備，被應(yīng)用于多種場合。在托克馬克實(shí)驗(yàn)中，通常利用磁感應(yīng)原理來測量裝置內(nèi)部的磁場和磁通，因此需要用積分器對磁探針、羅柯線圈和單匝環(huán)輸出的微分信號進(jìn)行積分，從而進(jìn)行等離子體的診斷和位形控制。通常采用如

圖1所示的模擬積分器，其積分誤差主要包括零點(diǎn)漂移、電容泄漏誤差和非線性誤差。其中，由于運(yùn)算放大器的輸入失調(diào)電壓L輸入失調(diào)電流1s和輸入偏置電流Ib作為等效輸入偏移量被積分，并且漂移量隨著積分時(shí)間的增加而增大，這部分誤差稱之為零點(diǎn)漂移，是積分誤差的主要組成部分。此外運(yùn)放及元器件的非線性、積分電容的介質(zhì)損耗與泄漏電阻的存在，會導(dǎo)致積分器還存在非線性誤差和電容泄漏誤差。為了減小積分器的積分誤差，各國采用了不同的方法設(shè)計(jì)積分器，主要有以下幾種:韓國的KSTAR裝置采用ADC-register — DAC(模數(shù)轉(zhuǎn)換器一寄存器一數(shù)模轉(zhuǎn)換器)模塊對積分器進(jìn)行補(bǔ)償，利用寄存器來保存以往的積分誤差，設(shè)計(jì)了模擬積分器。日本的JT-60裝置采用VFC - UDC (電壓頻率轉(zhuǎn)換器一計(jì)數(shù)器)模塊和DSP (數(shù)字信號處理器)構(gòu)建了數(shù)字積分器。美國的Dil1-D研制了基于DSP (數(shù)字信號處理器)和高速ADC (模數(shù)轉(zhuǎn)換器)的數(shù)字積分器，將模擬信號轉(zhuǎn)換為數(shù)字信號后，利用數(shù)字信號處理器進(jìn)行積分，對積分誤差的控制是通過DSP內(nèi)的程序來進(jìn)行的。目前國內(nèi)外普遍采用固定漂移補(bǔ)償或用前一段時(shí)間的誤差來補(bǔ)償本次工作的誤差來設(shè)計(jì)積分器。這些類型的積分器在短時(shí)間內(nèi)和穩(wěn)定的電磁環(huán)境中得到較好的結(jié)果，但是對于長時(shí)間和較大電磁干擾的條件下具有一定的局限性。中國科學(xué)院等離子體物理研究所自行研制的托克馬克裝置EAST，具有長脈沖、高參數(shù)、電磁環(huán)境復(fù)雜等特點(diǎn)，因此需要設(shè)計(jì)一種能夠在長時(shí)間工作下保持低積分誤差的積分器。本發(fā)明人在此之前設(shè)計(jì)完成了一種“實(shí)時(shí)積分漂移補(bǔ)償型積分器”的設(shè)計(jì)方案，如圖2。該積分器利用雙運(yùn)算放大器的一路運(yùn)算放大器對輸入信號積分，另一路運(yùn)算放大器對參考地積分，然后使用儀表放大器對兩路輸出信號進(jìn)行相減。具體方案如圖2，輸入信號輸入到積分器a中的運(yùn)算放大器的反相輸入端，積分器b中的運(yùn)算放大器的反相輸入端接參考地，積分器a與積分器b中的運(yùn)算放大器的同相輸入端接地，積分器a、積分器b中的運(yùn)算放大器的輸出端分別接到儀表放大器的第1、第2運(yùn)算放大器的同相端。該積分器的工作分兩個(gè)階段:—:積分電容清零階段對積分電路a、b分別進(jìn)行積分電容清零。如圖2所示，開關(guān)kl、k3閉合，開關(guān)k2、k4斷開。這時(shí)，電阻對電容泄放，泄放掉積分電容上的電荷。使得積分開始工作時(shí)刻，電容兩端的初始值為零。二:積分工作階段當(dāng)工作狀態(tài)控制信號給出，開關(guān)kl、k3斷開，開關(guān)k2、k4閉合，這時(shí)，積分器開始進(jìn)入積分工作階段。積分器a電路對輸入信號進(jìn)行積分，積分電阻為Ra，Vi (t)是輸入信號；積分器b對參考地進(jìn)行積分，即輸入為零，積分電阻為Rb。對于單個(gè)模擬積分器的輸出為
權(quán)利要求
1.一種實(shí)時(shí)積分漂移補(bǔ)償交替式積分器，其特征在于:包括有兩路積分單元，以實(shí)時(shí)積分漂移補(bǔ)償型積分器作為一個(gè)積分單元，兩路積分單元的信號輸入端通過開關(guān)模塊一交替與微分信號接通，兩路積分單元分時(shí)間段對微分信號進(jìn)行積分，兩路積分單元輸出的信號分別經(jīng)開關(guān)模塊二交替接入模數(shù)轉(zhuǎn)換器轉(zhuǎn)換為數(shù)字信號，兩路數(shù)字信號共同接入現(xiàn)場可編程門陣列，該數(shù)字信號在現(xiàn)場可編程門陣列中完成信號的保持及累加，完成積分信號的拼接，最后通過數(shù)模轉(zhuǎn)換器轉(zhuǎn)換成模擬信號用于輸出。
2.根據(jù)權(quán)利要求1所述的實(shí)時(shí)積分漂移補(bǔ)償交替式積分器，其特征在于:所述的開關(guān)模塊一、二為雙路單刀雙擲開關(guān)。
3.根據(jù)權(quán)利要求1所述的實(shí)時(shí)積分漂移補(bǔ)償交替式積分器，其特征在于:所述的模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器采用采樣位數(shù)為16位的雙極性芯片。
4.根據(jù)權(quán)利要求1所述的實(shí)時(shí)積分漂移補(bǔ)償交替式積分器，其特征在于:所述的現(xiàn)場可編程門陣列為Altera公司的Cyclone II系列FPGA。
5.一種基于權(quán)利要求1所述實(shí)時(shí)積分漂移補(bǔ)償交替式積分器的控制積分誤差的誤差控制方法，其特征在于，具體包括以下內(nèi)容: T為一個(gè)工作周期，以nT時(shí)刻后的一個(gè)周期為例:在nT時(shí)刻，積分單元B的輸入接地，積分單元A的輸入接入微分信號，積分單元A已于nT- T時(shí)刻開始進(jìn)入積分狀態(tài)，同時(shí)將nT時(shí)刻的積分單元B的輸出值Vb(nT)保持在FPGA的保持累加器中，在[nT，nT+T/2]時(shí)間段內(nèi)，在FPGA中完成值Vb (nT)與積分單元A的輸出值的相加，積分單元B于nT+ t時(shí)刻開始進(jìn)入電容泄放狀態(tài)； 在nT+T/2時(shí)刻，積分單元A的輸入接地，積分單元B的輸入端接微分信號，積分單元B已于nT+(T/2- T )時(shí)刻開始進(jìn)入積分狀態(tài)，同時(shí)將nT+T/2時(shí)刻的積分單元A的輸出值Va(nT+T/2)保持在FPGA的保持累加器中，在[nT+T/2，nT+T]時(shí)間段內(nèi)，在FPGA中完成值值Va(nT+T/2)與積分單元B的輸出值的相加，積分單元A于nT+(T/2+T)時(shí)刻開始進(jìn)入電容泄放狀態(tài)。
全文摘要
本發(fā)明公開了一種實(shí)時(shí)積分漂移補(bǔ)償交替式積分器及其誤差控制方法，包括實(shí)時(shí)補(bǔ)償型積分單元、現(xiàn)場可編程門陣列(FPGA)模塊、開關(guān)模塊、模數(shù)轉(zhuǎn)換器(ADC)模塊和數(shù)模轉(zhuǎn)換器(DAC)模塊，實(shí)時(shí)補(bǔ)償型積分單元采用實(shí)時(shí)積分漂移補(bǔ)償型積分器，開關(guān)模塊采用雙路單刀雙擲開關(guān)，兩路實(shí)時(shí)補(bǔ)償型積分單元分時(shí)間段對微分信號進(jìn)行交替積分，積分單元輸出的信號經(jīng)ADC轉(zhuǎn)換為數(shù)字信號，數(shù)字信號在FPGA中完成信號的保持及累加，完成積分信號的拼接，最后通過DAC轉(zhuǎn)換成模擬信號用于輸出。本發(fā)明可以解決模擬積分器存在的零點(diǎn)漂移、電容泄漏誤差、非線性誤差及運(yùn)放飽和問題。
文檔編號H03K19/00GK103199844SQ201310094898
公開日2013年7月10日 申請日期2013年3月22日 優(yōu)先權(quán)日2013年3月22日
發(fā)明者劉冬梅, 萬寶年, 陳波, 趙衛(wèi)忠 申請人:合肥工業(yè)大學(xué)