一種fpga上電復(fù)位系統(tǒng)的制作方法
【專(zhuān)利摘要】本實(shí)用新型公開(kāi)一種FPGA上電復(fù)位系統(tǒng)，包括用于產(chǎn)生上電復(fù)位的POR脈沖信號(hào)的上電復(fù)位電路、用于確保POR信號(hào)的復(fù)位有效性的復(fù)位信號(hào)驗(yàn)證電路，上電復(fù)位電路和復(fù)位信號(hào)驗(yàn)證電路相連接，上電復(fù)位電路在芯片第一電源VDD上升到1.6V時(shí)發(fā)出上電復(fù)位的POR脈沖信號(hào)，POR脈沖信號(hào)用于控制FPGA芯片的復(fù)位；本實(shí)用新型在FPGA芯片上電的過(guò)程中降低了芯片的動(dòng)態(tài)開(kāi)關(guān)功耗和短路功率，提高FPGA芯片的安全性和啟動(dòng)的穩(wěn)定性。
【專(zhuān)利說(shuō)明】—種FPGA上電復(fù)位系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及微電子領(lǐng)域，尤其涉及一種FPGA上電復(fù)位系統(tǒng)。
【背景技術(shù)】
[0002]集成電路的功耗問(wèn)題是一個(gè)熱量問(wèn)題。所以一切和熱量有關(guān)的問(wèn)題，都可能導(dǎo)致芯片功耗的變化。但是在自然環(huán)境中，熱問(wèn)題又是一個(gè)最為普遍的現(xiàn)象。對(duì)于半導(dǎo)體集成電路，這些問(wèn)題也是同樣存在的。自然界的能量總是在不停的轉(zhuǎn)化，芯片通電之后，很多電能要轉(zhuǎn)化為熱能。對(duì)于規(guī)模比較小的芯片，這種轉(zhuǎn)化過(guò)來(lái)的能量不會(huì)對(duì)芯片造成致命的傷害。但是對(duì)于規(guī)模龐大的芯片，比如CPU、GPU、FPGA，出現(xiàn)功耗過(guò)大的問(wèn)題是不可避免的，并且巨大的熱量會(huì)對(duì)芯片造成嚴(yán)重的，不可恢復(fù)的破壞。而且，半導(dǎo)體工藝技術(shù)的不斷進(jìn)步，芯片特征尺寸的不斷減小，不斷的提高芯片的速度不再是一個(gè)好的選擇，人們需要一些能效比較高的電路和工藝技術(shù)，來(lái)保持半導(dǎo)體行業(yè)的快速發(fā)展。
[0003]功耗問(wèn)題在FPGA中是一個(gè)可靠性的設(shè)計(jì)，電源的消耗量依賴(lài)于內(nèi)部邏輯的轉(zhuǎn)變數(shù)量和適當(dāng)?shù)墓ぷ鲿r(shí)鐘頻率。芯片規(guī)模增加，電源的消耗量也增加。一個(gè)普通的大規(guī)模高速的FPGA芯片設(shè)計(jì)要求有幾個(gè)安培的電源電流。沒(méi)有一個(gè)精確的熱量分析，熱量的增加容易超過(guò)允許的最大結(jié)溫，給芯片造成不可恢復(fù)的破壞。功耗問(wèn)題的考慮是為了成功的設(shè)計(jì)完整性。芯片內(nèi)部電源耗散是芯片熱量的重要來(lái)源，主要包括以下幾種方式:
[0004]Dynamic Switching Power (動(dòng)態(tài)開(kāi)關(guān)功耗):是芯片內(nèi)部節(jié)點(diǎn)電壓躍遷時(shí)對(duì)寄生電容充放電所引起的動(dòng)態(tài)開(kāi)關(guān)功耗。
[0005]Short-Circuit Power (短路功率)是CMOS晶體管柵極的上拉和下拉網(wǎng)絡(luò)同時(shí)打開(kāi)時(shí)輸入信號(hào)躍遷產(chǎn)生的瞬態(tài)功耗。
[0006]現(xiàn)有的FPGA上電復(fù)位是在芯片電源達(dá)到2.5V的穩(wěn)定狀態(tài)時(shí)才開(kāi)始復(fù)位，F(xiàn)PGA芯片的上電的過(guò)程中芯片的動(dòng)態(tài)開(kāi)關(guān)功耗和短路功率較大。
實(shí)用新型內(nèi)容
[0007]本實(shí)用新型旨在提供一種FPGA上電復(fù)位系統(tǒng)，用于減小FPGA芯片的上電的過(guò)程中降低了芯片的動(dòng)態(tài)開(kāi)關(guān)功耗和短路功率。
[0008]為達(dá)到上述目的，本實(shí)用新型是采用以下技術(shù)方案實(shí)現(xiàn)的:
[0009]本實(shí)用新型公開(kāi)的FPGA上電復(fù)位系統(tǒng)，包括用于產(chǎn)生上電復(fù)位的POR脈沖信號(hào)的上電復(fù)位電路、用于確保POR信號(hào)的復(fù)位有效性的復(fù)位信號(hào)驗(yàn)證電路，所述上電復(fù)位電路和復(fù)位信號(hào)驗(yàn)證電路相連接，上電復(fù)位電路在芯片第一電源VDD上升到1.6V時(shí)發(fā)出上電復(fù)位的POR脈沖信號(hào)，所述POR脈沖信號(hào)用于控制FPGA芯片的復(fù)位。
[0010]進(jìn)一步的，所述上電復(fù)位電路包括延遲模塊和延遲保護(hù)模塊；
[0011]所述延遲保護(hù)模塊包括PMOS 管 P1A、P1B、PIC、P2、P3、P4、P5, NMOS 管 N1、N2、N3,電容Cl、C2,反相器INVl，所述PMOS管PlA的柵極連接自身的漏極和PMOS管P2的源極，PMOS管P1B、PlC的源極相連接后與PMOS管PlA的柵極連接，PMOS管P1B、PlC的漏極、P2的漏極連接NMOS管NI的源極，PMOS管PlB連接使能信號(hào)EN，NM0S管NI的漏極與NMOS管N2的柵極和漏極、PMOS管P4和NMOS管N3的柵極連接，PMOS管P4的源極連接PMOS管P3的柵極和漏極，PMOS管P4的漏極與NMOS管N3的源極、PMOS管P5的漏極、反相器INVl的輸入端連接，電容Cl連接在NMOS管NI的漏極和電源地之間，電容C2連接在PMOS管P4的漏極與第一電源VDD之間，PMOS管P5的柵極連接反相器INVl的輸出端，PMOS管P1A、P3、P5的源極、NMOS管NI的柵極、NMOS管N2的源極均連接第一電源VDD，PMOS管P2的柵極、NMOS管N3的漏極均連接電源地；
[0012]所述延遲模塊包括PMOS 管 P6、P7、P8、P9、P10、P11, NMOS 管 N4、N5、N6、N7、N8、N9,電容 C3、C4、C5,反相器 INV2、INV3、INV4,與非門(mén) NANDU NAND2,或非門(mén) N0R1、N0R2，所述PMOS管P6的漏極與NMOS管N4的源極、PMOS管P7的柵極連接，NMOS管N4的漏極與NMOS管N5的源極、NMOS管N6的源極連接，NMOS管N6的漏極與PMOS管P7、P8的漏極、P9、PlO的柵極、NMOS管N7、N8的柵極連接，PMOS管P8的柵極連接NMOS管N5的柵極，PMOS管P9的漏極與PMOS管P10、Pll的漏極連接，PMOS管PlO的漏極與NMOS管N7的源極、N9的柵極、PMOS管Pll的柵極、或非門(mén)N0R2的ー個(gè)輸入端連接，NMOS管N7的漏極與NMOS管N8、N9的源極連接，或非門(mén)NORl的一個(gè)輸入端連接第二電源VCC0，另ー個(gè)輸入端連接電源地，輸出端連接或非門(mén)N0R2的另ー個(gè)輸入端，或非門(mén)N0R2的輸出端連接反相器INV2的輸入端，反相器INV2的輸出端連接反相器INV3的輸入端和與非門(mén)NANDl的一個(gè)輸入端，反相器INV3的輸出端連接反相器INV4的輸入端，反相器INV4的輸出端連接與非門(mén)NANDl的另ー個(gè)輸入端，PMOS管P6、P7、P8、P9的漏極、NMOS管N6的柵極均連接第一電源VDD，NMOS管N5、N8的漏極、PMOS管Pll的源極均連接電源地，NMOS管N9的漏極連接到地，電容C3連接在PMOS管P6的漏極與第一電源VDD之間，電容C6連接在反相器INV4的輸出端與第一電源VDD之間，電容C4連接在PMOS管P7的漏極與電源地之間，電容C5連接在反相器INV3的輸出端與電源地之間；
[0013]所述反相器INVl的輸出端連接非門(mén)NAND2的一個(gè)輸入端，與非門(mén)NANDl的輸出端連接非門(mén)NAND2的另ー個(gè)輸入端，非門(mén)NAND2輸出端輸出POR脈沖信號(hào)。
[0014]優(yōu)選的,所述電容C1、C4、C5由NMOS管的柵極為ー極,源極和漏極并聯(lián)后為另ー極構(gòu)成，由柵極構(gòu)成的一極連接高電位；所述電容C2、C3、C6由PMOS管的柵極為ー極，源極和漏極并聯(lián)后為另ー極構(gòu)成，由柵極構(gòu)成的ー極連接低電位。
[0015]進(jìn)ー步的，所述PMOS管P1A、P1B、PlC為倒比管，并且寬長(zhǎng)比可改變。
[0016]進(jìn)ー步的，所述復(fù)位信號(hào)驗(yàn)證電路為SRAM構(gòu)成的POR信號(hào)復(fù)位驗(yàn)證電路，將上電復(fù)位電路的信號(hào)送到不同電源供電的SRAM構(gòu)成的POR信號(hào)復(fù)位驗(yàn)證電路，并將SRAM的儲(chǔ)存值作為輸出。
[0017]進(jìn)ー步的，所述復(fù)位信號(hào)驗(yàn)證電路包括三個(gè)SRAM =SRAMU SRAM2、SRAM3，五個(gè)反相器 JNV10, INVl1、INV12、INV13、INV14，ー個(gè)或非門(mén) NORll ;上電復(fù)位信號(hào) F0R_IN 分別輸入到反相器INVl1、INV12、INV13、INV14的輸入端、SRAMl、SRAM2、SRAM3的UP端和反相器INVlO的DOWN端，反相器INVll的輸出端連接SRAMl的DOWN端、反相器INV12的輸出端連接SRAM2的DOWN端、反相器INV13的輸出端連接SRAM3的DOWN端、反相器INVll的輸出端連接INVlO的DOWN端，SRAMl、SRAM2、SRAM3的BL端、INV10的OUT端分別連接或非門(mén)N0R11的四個(gè)輸入端，非門(mén)N0R11的輸出端輸出復(fù)位檢測(cè)信號(hào)F0R_0UT，所述復(fù)位檢測(cè)信號(hào)FOR_OUT 還反饋到 SRAMl、SRAM2、SRAM3 的 WL 端，SRAMl 的電源為第三電源 SRAMVDD，SRAM2、SRAM3、反相器 INV10、INVl1、INV12、INV13、INV14 的電源為第一電源 VDD。
[0018]本實(shí)用新型公開(kāi)的FPGA上電復(fù)位系統(tǒng)，F(xiàn)PGA芯片在電源電壓上升到1.6V就開(kāi)始復(fù)位，相比現(xiàn)有的在電源電壓上升到2.5V才開(kāi)始復(fù)位，并且提供了保證FPGA芯片復(fù)位正確的復(fù)位信號(hào)驗(yàn)證電路，在FPGA芯片上電的過(guò)程中降低了芯片的動(dòng)態(tài)開(kāi)關(guān)功耗和短路功率，從而降低FPGA芯片的耗散功率，降低FPGA芯片的熱量，提高FPGA芯片的安全性和啟動(dòng)的穩(wěn)定性。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0019]圖1為本實(shí)用新型的原理框圖；
[0020]圖2為上電復(fù)位電路的電路原理圖；
[0021]圖3為復(fù)位信號(hào)驗(yàn)證電路的電路原理圖。
【具體實(shí)施方式】
[0022]為了使本實(shí)用新型的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖，對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。
[0023]如圖1所示，本實(shí)用新型公開(kāi)的FPGA上電復(fù)位系統(tǒng)，包括用于產(chǎn)生上電復(fù)位的POR脈沖信號(hào)的上電復(fù)位電路、用于確保POR信號(hào)的復(fù)位有效性的復(fù)位信號(hào)驗(yàn)證電路，所述上電復(fù)位電路和復(fù)位信號(hào)驗(yàn)證電路相連接，上電復(fù)位電路在芯片第一電源VDD上升到1.6V時(shí)發(fā)出上電復(fù)位的POR脈沖信號(hào)，所述POR脈沖信號(hào)用于控制FPGA芯片的復(fù)位。上電復(fù)位電路包括延遲模塊和延遲保護(hù)模塊。
[0024]如圖2所示，延遲保護(hù)模塊包括？]?05管？認(rèn)、？18、？1(:、？2、？3、？4、？5，匪05管附、N2、N3，電容C1、C2，反相器INVl，所述PMOS管PlA的柵極連接自身的漏極和PMOS管P2的源極，PMOS管P1B、PlC的源極相連接后與PMOS管PlA的柵極連接，PMOS管P1B、PlC的漏極、P2的漏極連接NMOS管NI的源極，PMOS管PlB連接使能信號(hào)EN，NMOS管NI的漏極與NMOS管N2的柵極和漏極、PMOS管P4和NMOS管N3的柵極連接，PMOS管P4的源極連接PMOS管P3的柵極和漏極，PMOS管P4的漏極與NMOS管N3的源極、PMOS管P5的漏極、反相器INVl的輸入端連接，電容Cl連接在NMOS管NI的漏極和電源地之間，電容C2連接在PMOS管P4的漏極與第一電源VDD之間，PMOS管P5的柵極連接反相器INVl的輸出端，PMOS管P1A、P3、P5的源極、NMOS管NI的柵極、NMOS管N2的源極均連接第一電源VDD，PMOS管P2的柵極、NMOS管N3的漏極均連接電源地。
[0025]延遲模塊包括PMOS 管 P6、P7、P8、P9、P10、Pll, NMOS 管 N4、N5、N6、N7、N8、N9,電容 C3、C4、C5,反相器 INV2、INV3、INV4,與非門(mén) NANDl、NAND2,或非門(mén) NORl、N0R2，所述 PMOS管P6的漏極與NMOS管N4的源極、PMOS管P7的柵極連接，NMOS管N4的漏極與NMOS管N5的源極、NMOS管N6的源極連接，NMOS管N6的漏極與PMOS管P7、P8的漏極、P9、PlO的柵極、NMOS管N7、N8的柵極連接，PMOS管P8的柵極連接NMOS管N5的柵極，PMOS管P9的漏極與PMOS管P10、P11的漏極連接，PMOS管PlO的漏極與NMOS管N7的源極、N9的柵極、PMOS管Pll的柵極、或非門(mén)N0R2的一個(gè)輸入端連接，NMOS管N7的漏極與NMOS管N8、N9的源極連接，或非門(mén)NORl的一個(gè)輸入端連接第二電源VCC0，另一個(gè)輸入端連接電源地，輸出端連接或非門(mén)N0R2的另ー個(gè)輸入端，或非門(mén)N0R2的輸出端連接反相器INV2的輸入端，反相器INV2的輸出端連接反相器INV3的輸入端和與非門(mén)NANDl的一個(gè)輸入端，反相器INV3的輸出端連接反相器INV4的輸入端，反相器INV4的輸出端連接與非門(mén)NANDl的另ー個(gè)輸入端，PMOS管P6、P7、P8、P9的漏極、NMOS管N6的柵極均連接第一電源VDD，NMOS管N5、N8的漏極、PMOS管Pll的源極均連接電源地，NMOS管N9的漏極連接到地，電容C3連接在PMOS管P6的漏極與第一電源VDD之間，電容C6連接在反相器INV4的輸出端與第一電源VDD之間，電容C4連接在PMOS管P7的漏極與電源地之間，電容C5連接在反相器INV3的輸出端與電源地之間。
[0026]反相器INVl的輸出端連接非門(mén)NAND2的一個(gè)輸入端，與非門(mén)NANDl的輸出端連接非門(mén)NAND2的另ー個(gè)輸入端，非門(mén)NAND2輸出端輸出POR脈沖信號(hào)。
[0027]電容C1、C4、C5由NMOS管的柵極為ー極,源極和漏極并聯(lián)后為另ー極構(gòu)成，由柵極構(gòu)成的一極連接高電位；所述電容C2、C3、C6由PMOS管的柵極為ー極，源極和漏極并聯(lián)后為另ー極構(gòu)成，由柵極構(gòu)成的ー極連接低電位。PMOS管P1A、P1B、PlC為倒比管，并且寬長(zhǎng)比可改變。
[0028]上電復(fù)位電路可以在電源信號(hào)施加到芯片上時(shí)，產(chǎn)生一個(gè)復(fù)位信號(hào)來(lái)使芯片內(nèi)部由于在上電起動(dòng)過(guò)程所產(chǎn)生的不確定的狀態(tài)全部復(fù)位。該復(fù)位信號(hào)產(chǎn)生的前提條件是電源電壓開(kāi)始有電，但尚未上升到某一定值。也就是我們所說(shuō)的電源電壓在達(dá)到芯片開(kāi)啟電壓前產(chǎn)生復(fù)位信號(hào)，此時(shí)芯片內(nèi)部各個(gè)節(jié)點(diǎn)的復(fù)位開(kāi)始。當(dāng)電源電壓上升到高于芯片開(kāi)啟電壓后復(fù)位信號(hào)消失，芯片的復(fù)位過(guò)程結(jié)束。
[0029]復(fù)位信號(hào)驗(yàn)證電路為SRAM構(gòu)成的POR信號(hào)復(fù)位驗(yàn)證電路，將上電復(fù)位電路的信號(hào)送到不同電源供電的SRAM構(gòu)成的POR信號(hào)復(fù)位驗(yàn)證電路，并將SRAM的儲(chǔ)存值作為輸出。
[0030]如圖3所示，復(fù)位信號(hào)驗(yàn)證電路包括三個(gè)SRAM:SRAMl、SRAM2、SRAM3，五個(gè)反相器:INV10、INV11、INV12、INV13、INV14，ー個(gè)或非門(mén)NORll ;上電復(fù)位信號(hào)F0R_IN分別輸入到反相器 INV11、INV12、INV13、INV14 的輸入端、SRAMl、SRAM2、SRAM3 的 UP 端和反相器 INVlO 的DOWN端，反相器INVll的輸出端連接SRAMl的DOWN端、反相器INV12的輸出端連接SRAM2的DOWN端、反相器INV13的輸出端連接SRAM3的DOWN端、反相器INVll的輸出端連接INVlO的DOWN端，SRAMl、SRAM2、SRAM3的BL端、INV10的OUT端分別連接或非門(mén)N0R11的四個(gè)輸入端，非門(mén)N0R11的輸出端輸出復(fù)位檢測(cè)信號(hào)F0R_0UT，所述復(fù)位檢測(cè)信號(hào)F0R_0UT還反饋至Ij SRAMU SRAM2、SRAM3 的 WL 端，SRAMl 的電源為第三電源 SRAMVDD，SRAM2、SRAM3、反相器INV10、INV11、INV12、INV13、INV14 的電源為第一電源 VDD。當(dāng) SRAM 的 BL 端 ロ 都輸出 0，反相器INV也輸出0時(shí)。這就表不復(fù)位成功,后面的或非門(mén)就會(huì)輸出I作為POR信號(hào)有效的標(biāo)志。如果這四個(gè)單元有ー個(gè)不能正常復(fù)位就不能輸出0作為復(fù)位有效的標(biāo)志。P0R_0UT就會(huì)輸出0，并通過(guò)SRAM的WL對(duì)SRAM進(jìn)行清除。這樣不斷的循環(huán)，直到POR信號(hào)能夠全部復(fù)位這四個(gè)單元，輸出有效的POR信號(hào)，當(dāng)確保了 POR信號(hào)的有效性后，就可以使用不完全上電的方式來(lái)減小FPGA芯片的上電動(dòng)態(tài)開(kāi)關(guān)功耗。
[0031]當(dāng)然，本實(shí)用新型還可有其它多種實(shí)施例，在不背離本實(shí)用新型精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員可根據(jù)本實(shí)用新型作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本實(shí)用新型所附的權(quán)利要求的保護(hù)范圍。
【權(quán)利要求】
1.一種FPGA上電復(fù)位系統(tǒng)，其特征在于:包括用于產(chǎn)生上電復(fù)位的POR脈沖信號(hào)的上電復(fù)位電路、用于確保POR信號(hào)的復(fù)位有效性的復(fù)位信號(hào)驗(yàn)證電路，所述上電復(fù)位電路和復(fù)位信號(hào)驗(yàn)證電路相連接，上電復(fù)位電路在芯片第一電源VDD上升到1.6V時(shí)發(fā)出上電復(fù)位的POR脈沖信號(hào)，所述POR脈沖信號(hào)用于控制FPGA芯片的復(fù)位。
2.根據(jù)權(quán)利要求1所述的FPGA上電復(fù)位系統(tǒng)，其特征在于:所述上電復(fù)位電路包括延遲模塊和延遲保護(hù)模塊； 所述延遲保護(hù)模塊包括PMOS管P1A、P1B、PIC、P2、P3、P4、P5，NMOS管N1、N2、N3，電容Cl、C2，反相器INVl，所述PMOS管PlA的柵極連接自身的漏極和PMOS管P2的源極，PMOS管PlB,PlC的源極相連接后與PMOS管PlA的柵極連接，PMOS管P1B、P1C的漏極、P2的漏極連接NMOS管NI的源極，PMOS管PlB連接使能信號(hào)EN，NMOS管NI的漏極與NMOS管N2的柵極和漏極、PMOS管P4和NMOS管N3的柵極連接，PMOS管P4的源極連接PMOS管P3的柵極和漏極，PMOS管P4的漏極與NMOS管N3的源極、PMOS管P5的漏極、反相器INVl的輸入端連接，電容Cl連接在NMOS管NI的漏極和電源地之間，電容C2連接在PMOS管P4的漏極與第一電源VDD之間，PM OS管P5的柵極連接反相器INVl的輸出端，PMOS管P1A、P3、P5的源極、NMOS管NI的柵極、NMOS管N2的源極均連接第一電源VDD，PMOS管P2的柵極、NMOS管N3的漏極均連接電源地； 所述延遲模塊包括 PMOS 管 P6、P7、P8、P9、P10、Pll, NMOS 管 N4、N5、N6、N7、N8、N9,電容 C3、C4、C5,反相器 INV2、INV3、INV4,與非門(mén) NANDl、NAND2,或非門(mén) NORl、N0R2，所述 PMOS管P6的漏極與NMOS管N4的源極、PMOS管P7的柵極連接，NMOS管N4的漏極與NMOS管N5的源極、NMOS管N6的源極連接，NMOS管N6的漏極與PMOS管P7、P8的漏極、P9、PlO的柵極、NMOS管N7、N8的柵極連接，PMOS管P8的柵極連接NMOS管N5的柵極，PMOS管P9的漏極與PMOS管P10、P11的漏極連接，PMOS管PlO的漏極與NMOS管N7的源極、N9的柵極、PMOS管Pll的柵極、或非門(mén)N0R2的一個(gè)輸入端連接，NMOS管N7的漏極與NMOS管N8、N9的源極連接，或非門(mén)NORl的一個(gè)輸入端連接第二電源VCC0，另一個(gè)輸入端連接電源地，輸出端連接或非門(mén)N0R2的另一個(gè)輸入端，或非門(mén)N0R2的輸出端連接反相器INV2的輸入端，反相器INV2的輸出端連接反相器INV3的輸入端和與非門(mén)NANDl的一個(gè)輸入端，反相器INV3的輸出端連接反相器INV4的輸入端，反相器INV4的輸出端連接與非門(mén)NANDl的另一個(gè)輸入端，PMOS管P6、P7、P8、P9的漏極、NMOS管N6的柵極均連接第一電源VDD，NMOS管N5、N8的漏極、PMOS管Pll的源極均連接電源地，NMOS管N9的漏極連接到地，電容C3連接在PMOS管P6的漏極與第一電源VDD之間，電容C6連接在反相器INV4的輸出端與第一電源VDD之間，電容C4連接在PMOS管P7的漏極與電源地之間，電容C5連接在反相器INV3的輸出端與電源地之間； 所述反相器INVl的輸出端連接非門(mén)NAND2的一個(gè)輸入端，與非門(mén)NANDl的輸出端連接非門(mén)NAND2的另一個(gè)輸入端，非門(mén)NAND2輸出端輸出POR脈沖信號(hào)。
3.根據(jù)權(quán)利要求2所述的FPGA上電復(fù)位系統(tǒng)，其特征在于:所述電容C1、C4、C5由NMOS管的柵極為一極，源極和漏極并聯(lián)后為另一極構(gòu)成，由柵極構(gòu)成的一極連接高電位；所述電容C2、C3、C6由PMOS管的柵極為一極，源極和漏極并聯(lián)后為另一極構(gòu)成，由柵極構(gòu)成的一極連接低電位。
4.根據(jù)權(quán)利要求2所述的FPGA上電復(fù)位系統(tǒng)，其特征在于:所述PMOS管P1A、P1B、P1C為倒比管，并且寬長(zhǎng)比可改變。
5.根據(jù)權(quán)利要求1所述的FPGA上電復(fù)位系統(tǒng)，其特征在于:所述復(fù)位信號(hào)驗(yàn)證電路為SRAM構(gòu)成的POR信號(hào)復(fù)位驗(yàn)證電路，將上電復(fù)位電路的信號(hào)送到不同電源供電的SRAM構(gòu)成的POR信號(hào)復(fù)位驗(yàn)證電路，并將SRAM的儲(chǔ)存值作為輸出。
6.根據(jù)權(quán)利要求5所述的FPGA上電復(fù)位系統(tǒng)，其特征在于:所述復(fù)位信號(hào)驗(yàn)證電路包括三個(gè) SRAM:SRAMU SRAM2、SRAM3，五個(gè)反相器 JNV10, INVl1、INV12、INV13、INV14，ー個(gè)或非門(mén)NORll ;上電復(fù)位信號(hào)F0R_IN分別輸入到反相器INV11、INV12、INV13、INV14的輸入端、SRAM1、SRAM2、SRAM3的UP端和反相器INVlO的DOWN端，反相器INVll的輸出端連接SRAMl的DOWN端、反相器INV12的輸出端連接SRAM2的DOWN端、反相器INV13的輸出端連接SRAM3的DOWN端、反相器INVll的輸出端連接INVlO的DOWN端，SRAMl、SRAM2、SRAM3的BL端、INV10的OUT端分別連接或非門(mén)N0R11的四個(gè)輸入端，非門(mén)N0R11的輸出端輸出復(fù)位檢測(cè)信號(hào)F0R_0UT，所述復(fù)位檢測(cè)信號(hào)F0R_0UT還反饋到SRAMl、SRAM2、SRAM3的WL端，SRAMl 的電源為第三電源 SRAMVDD，SRAM2、SRAM3、反相器 INV10、INV11、INV12、INV13、INV14的電源為第一電源VDD。
7.根據(jù)權(quán)利要求6所述的FPGA上電復(fù)位系統(tǒng)，其特征在于:所述第一電源VDD的穩(wěn)態(tài)電壓為2.5V,所述第三電源SRAMVDD為3.3V。
【文檔編號(hào)】H03K17/22GK203416233SQ201320364095
【公開(kāi)日】2014年1月29日 申請(qǐng)日期:2013年6月24日 優(yōu)先權(quán)日:2013年6月24日
【發(fā)明者】何弢 申請(qǐng)人:成都鴻芯紀(jì)元科技有限公司