一種高速信號(hào)中提取比特同步時(shí)鐘的電路的制作方法
【專利摘要】本發(fā)明有關(guān)一種高速信號(hào)中提取比特同步時(shí)鐘電路，其特征在于：包括檢測(cè)電路、產(chǎn)生8路相位同頻時(shí)鐘電路、選擇器電路，檢測(cè)電路、產(chǎn)生8路相位同頻時(shí)鐘電路分別與選擇器電路連接。一種高速串行信號(hào)中提取比特同步時(shí)鐘電路，能夠簡(jiǎn)單、快速、準(zhǔn)確地實(shí)現(xiàn)從串行信號(hào)提取比特同步時(shí)鐘。本發(fā)明方法包括：檢測(cè)高速串行信號(hào)的高低電平跳變，從8種不同相位的時(shí)鐘中選擇最適合的時(shí)鐘。檢測(cè)電路包括檢測(cè)高速串行信號(hào)的邊沿電路、計(jì)算最適合的相位時(shí)鐘電路。
【專利說明】—種高速信號(hào)中提取比特同步時(shí)鐘的電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及信號(hào)同步時(shí)鐘恢復(fù)，尤指一種光通信中高速串行信號(hào)的時(shí)鐘恢復(fù)。
[0002]
【背景技術(shù)】
[0003]目前在通信系統(tǒng)中主要光通信的高速串行行傳輸?shù)姆椒?，如圖1所示，二臺(tái)設(shè)備之間通過光纖互連，采用高速串行傳輸方法，進(jìn)行數(shù)據(jù)交換，與銅電線比較起來(lái)，光傳輸允許更長(zhǎng)距離的傳輸，它更能抵制噪音。除了那些您想要的，其它不必要的信號(hào)通常稱為〃噪音"。當(dāng)您通過一根普通電線發(fā)送一個(gè)信號(hào)時(shí)，許多現(xiàn)有的電器件會(huì)干擾它，引起〃噪音"。但是，一個(gè)光信號(hào)不會(huì)相互干擾，因?yàn)樗型耆煌膫鬏斚到y(tǒng)，更能夠保證信號(hào)傳輸完整性。
[0004]但是由于高速串行速率高，二端時(shí)鐘不同步，為了能夠正確的從高速串行數(shù)據(jù)得到比特同步時(shí)鐘，電路比較復(fù)雜，性能不高。如圖2所示傳統(tǒng)時(shí)鐘比特同步電路，一是采用鎖相環(huán)的閉環(huán)相位調(diào)整電路，二是采用開環(huán)結(jié)構(gòu)的位同步電路。下面用兩個(gè)典型的設(shè)計(jì)電路來(lái)討論這兩種方案的優(yōu)缺點(diǎn)。
[0005]基于超前滯后型鎖相環(huán)的位同步提取電路
這種電路一般采用添/扣門結(jié)構(gòu)，如圖1所示，每輸入一個(gè)碼元后，根據(jù)鑒相器輸出是超前還是滯后，通過反饋回路控制的添/扣門來(lái)調(diào)整相位，使之逼近輸入碼元的相位。為了提高精度，這種方案只能采用更短的調(diào)整脈沖，一旦失步，就需要通過反饋回路重新調(diào)整。每一個(gè)超前和滯后脈沖僅能調(diào)整一步，如果接收碼元出現(xiàn)連“O”或是連“ I ”的情況，鎖定時(shí)間會(huì)很長(zhǎng)，使其同步建立時(shí)間和調(diào)整精度變得相互制約。盡管有此缺點(diǎn)，但由于這種結(jié)構(gòu)具有失鎖后的自我調(diào)節(jié)性，因此，碼元消失或是碼元相位出現(xiàn)抖動(dòng)時(shí)，同步脈沖不會(huì)出現(xiàn)較大變化，仍然可以輸出穩(wěn)定的同步脈沖。
[0006]采用開環(huán)結(jié)構(gòu)的快速位同步電路
由于這種結(jié)構(gòu)沒有采用閉環(huán)的相位調(diào)節(jié)電路，所以要求在每一個(gè)輸入碼元跳變沿實(shí)現(xiàn)與輸出的同步脈沖跳變沿相位對(duì)齊。所以，通常采用這種結(jié)構(gòu)的位同步電路能夠快速實(shí)現(xiàn)同步。其典型實(shí)例如圖2所示。
[0007]跳變沿提取電路的作用是，當(dāng)產(chǎn)生一個(gè)邊沿脈沖時(shí)，它直接反映了輸入信號(hào)的真實(shí)相位。以它為基準(zhǔn)，就可以有效地提取出與輸入信號(hào)同步的時(shí)鐘。時(shí)鐘同步的原理就是利用這個(gè)邊沿脈沖清零計(jì)數(shù)器，輸出反映輸入碼元相位的一個(gè)高精度時(shí)鐘源周期的短脈沖。圖中狀態(tài)寄存器保證了在接收碼元出現(xiàn)連“O”或是連“I”時(shí)仍然會(huì)有固定的反映碼元時(shí)鐘的短脈沖輸出?？梢?，這種設(shè)計(jì)與數(shù)字鎖相環(huán)法相比，優(yōu)點(diǎn)主要是可以快速提取位同步脈沖，并進(jìn)行實(shí)時(shí)輸出。另外，這種電路結(jié)構(gòu)要更節(jié)省硬件資源。
[0008]該電路也有兩大缺點(diǎn)，首先，輸出S并不是占空比為50%的時(shí)鐘脈沖，而是間隔不固定的短脈沖。此缺點(diǎn)可以通過增加一個(gè)時(shí)鐘整形電路來(lái)解決。第二個(gè)缺點(diǎn)是，由于跳變沿提取電路的輸出X3(clr)具有對(duì)計(jì)數(shù)器清零的作用，如果跳變沿出現(xiàn)抖動(dòng)的話，這種跳變沿會(huì)和計(jì)數(shù)器原先的輸出產(chǎn)生沖突，造成輸出時(shí)鐘信號(hào)占空比大幅度變化，嚴(yán)重時(shí)會(huì)出現(xiàn)毛刺。這對(duì)后續(xù)電路功能的實(shí)現(xiàn)無(wú)疑會(huì)產(chǎn)生致命的影響，很可能導(dǎo)致設(shè)計(jì)失敗。
[0009]現(xiàn)有技術(shù)的缺點(diǎn):
1、恢復(fù)的比特同步時(shí)鐘鎖定時(shí)間長(zhǎng)，影響設(shè)備性能
2、恢復(fù)的比特同步時(shí)鐘抖動(dòng)大，影響后續(xù)的數(shù)據(jù)接收處理
【發(fā)明內(nèi)容】
:
本發(fā)明的目的提供一種高速信號(hào)中提取比特同步時(shí)鐘電路，以解決現(xiàn)有技術(shù)存在的鎖定時(shí)間長(zhǎng)，抖動(dòng)大的問題。
[0010]為了實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:
一種高速信號(hào)中提取比特同步時(shí)鐘電路，其特征在于:包括檢測(cè)電路、產(chǎn)生8路相位同頻時(shí)鐘電路、選擇器電路，檢測(cè)電路、產(chǎn)生8路相位同頻時(shí)鐘電路分別與選擇器電路連接。
[0011]所述產(chǎn)生8路相位同頻時(shí)鐘電路和選擇器電路；產(chǎn)生8路相位同頻時(shí)鐘電路包括:
系統(tǒng)時(shí)鐘產(chǎn)生器:采用所相環(huán)產(chǎn)生8位于高速串行信號(hào)時(shí)鐘；
時(shí)鐘發(fā)生器模塊:產(chǎn)生8種不同相位的同頻時(shí)鐘模塊:
選擇器電路包括:
檢測(cè)模塊:檢測(cè)高速串行信號(hào)數(shù)據(jù)邊沿，計(jì)算出最適合的相位時(shí)鐘；
重定向輸出:跟據(jù)計(jì)算所得數(shù)據(jù)，選擇輸出時(shí)鐘；
錯(cuò)誤檢測(cè):檢測(cè)到高速信號(hào)有干擾脈沖時(shí)，清除重新同步。
[0012]本發(fā)明檢測(cè)方法有下列步驟:
A:高速時(shí)鐘產(chǎn)生恢復(fù)時(shí)鐘同頻的的不同相位的8個(gè)同頻時(shí)鐘，供輸出選擇；
B:檢測(cè)高速串行信號(hào)數(shù)據(jù)邊沿，計(jì)算出最適合的相位時(shí)鐘，得到精確的比特同步時(shí)鐘。
[0013]所述的時(shí)鐘發(fā)生器產(chǎn)生8個(gè)不同相位的同頻時(shí)鐘。
[0014]所述的8路不同相位的同頻時(shí)鐘的速率根據(jù)高速串行數(shù)據(jù)的速率確定。
[0015]所述的時(shí)鐘發(fā)生器所需的高速時(shí)鐘頻率是根據(jù)高速串行數(shù)據(jù)的速率確定。
[0016]所述步驟B包括:
B1:檢測(cè)高速串行信號(hào)數(shù)據(jù)，當(dāng)信號(hào)極性有變化時(shí)，則寫入“I”到8位的數(shù)組寄存器中，如果沒有則寫入“O”。下一個(gè)數(shù)據(jù)周期極性沒有變化，數(shù)據(jù)中的相應(yīng)位仍然保持為1，這樣可以避開高速信號(hào)數(shù)據(jù)連”0”和連” I”的情況。
[0017]B2:檢測(cè)電路對(duì)所述的8位數(shù)組寄存器進(jìn)行分析，把數(shù)組寄存器組成一個(gè)環(huán)狀，其中為“I”的位表示數(shù)據(jù)有跳變的位置，選擇數(shù)組為“O”的位中最中間的一位，該位對(duì)應(yīng)的時(shí)鐘相位就是離數(shù)據(jù)比特間隔中心最近的相位，該時(shí)鐘通過數(shù)據(jù)選擇器輸出到下一級(jí)電路，實(shí)現(xiàn)比特同步。
[0018]根據(jù)所述的方法，高速系統(tǒng)時(shí)鐘須高速串行信號(hào)數(shù)據(jù)時(shí)鐘的8倍。
[0019]根據(jù)所述的方法，高速系統(tǒng)時(shí)鐘采用鎖相環(huán)產(chǎn)生。
[0020]根據(jù)所述的方法，當(dāng)高速信號(hào)有干擾脈沖時(shí)，數(shù)組寄存器中的“O”將不會(huì)連續(xù)，而是被“ I”分隔成多個(gè)部分，這種情況下需要清除數(shù)組寄存器，重新開始檢測(cè)。
[0021]采用本發(fā)明的方法和電路，信號(hào)同步比特時(shí)鐘同步快，抖動(dòng)小。
[0022]【專利附圖】

【附圖說明】: 圖1:一種高速信號(hào)中提取比特同步時(shí)鐘的電路，
圖2:目前在通信系統(tǒng)中主要光通信的高速串行行傳輸?shù)姆椒ǎ?br> 圖3:傳統(tǒng)時(shí)鐘比特同步電路，
圖4:【具體實(shí)施方式】圖。
【具體實(shí)施方式】
[0023]下面結(jié)合附圖進(jìn)一步說明:
如圖1所示，一種高速信號(hào)中提取比特同步時(shí)鐘電路，其特征在于:包括檢測(cè)電路、產(chǎn)生8路相位同頻時(shí)鐘電路、選擇器電路，檢測(cè)電路、產(chǎn)生8路相位同頻時(shí)鐘電路分別與選擇器電路連接。
[0024]如圖4所示，A1-A8是重定時(shí)電路的輸出，用異或電路檢測(cè)輸入數(shù)據(jù)的極性變化(上升沿和下降沿)，X0R輸出從O到I變化時(shí)(數(shù)據(jù)有極性變化)，B寄存器記錄下這種變化，即使在下一個(gè)數(shù)據(jù)周期XOR輸出不是I，B寄存器仍然保持為I，這樣可以避開連O和連I的情況。
[0025]B寄存器組成一個(gè)環(huán)狀，其中為I的位表示數(shù)據(jù)有跳變的位置，選擇B寄存器為O的位中最中間的一位，該位對(duì)應(yīng)的時(shí)鐘相位就是離數(shù)據(jù)比特間隔中心最近的相位，該時(shí)鐘通過數(shù)據(jù)選擇器輸出到下一級(jí)電路。
[0026]在輸入數(shù)據(jù)有抖動(dòng)時(shí)，B寄存器中I的位數(shù)將增加，不會(huì)影響最佳相位會(huì)的選擇。
[0027]在輸入數(shù)據(jù)有干擾脈沖時(shí)，B寄存器中的O將不會(huì)連續(xù)，而是被I分隔成多個(gè)部分，這種情況下需要清除B寄存器，重新開始檢測(cè)。
[0028]外部清除信號(hào)用來(lái)清除A寄存器和B寄存器的信息，重新開始檢測(cè)。
[0029]外部保持信號(hào)用來(lái)停止檢測(cè)，保持?jǐn)?shù)據(jù)選擇器的狀態(tài)，鎖定數(shù)據(jù)選擇器的輸出時(shí)鐘。
【權(quán)利要求】
1.一種高速信號(hào)中提取比特同步時(shí)鐘電路，其特征在于:包括檢測(cè)電路、產(chǎn)生8路相位同頻時(shí)鐘電路、選擇器電路，檢測(cè)電路、產(chǎn)生8路相位同頻時(shí)鐘電路分別與選擇器電路連接。
2.如權(quán)利要求1所述的一種高速信號(hào)中提取比特同步時(shí)鐘方法的檢測(cè)電路，其特征在于包括產(chǎn)生8路相位同頻時(shí)鐘電路和選擇器電路；產(chǎn)生8路相位同頻時(shí)鐘電路包括: 系統(tǒng)時(shí)鐘產(chǎn)生器:采用所相環(huán)產(chǎn)生8位于高速串行信號(hào)時(shí)鐘； 時(shí)鐘發(fā)生器模塊:產(chǎn)生8種不同相位的同頻時(shí)鐘模塊: 選擇器電路包括: 檢測(cè)模塊:檢測(cè)高速串行信號(hào)數(shù)據(jù)邊沿，計(jì)算出最適合的相位時(shí)鐘； 重定向輸出:跟據(jù)計(jì)算所得數(shù)據(jù)，選擇輸出時(shí)鐘； 錯(cuò)誤檢測(cè):檢測(cè)到高速信號(hào)有干擾脈沖時(shí)，清除重新同步。
3.如權(quán)利要求1所述的高速信號(hào)中提取比特同步時(shí)鐘電路，其特征在于:檢測(cè)方法有下列步驟: A:高速時(shí)鐘產(chǎn)生恢復(fù)時(shí)鐘同頻的的不同相位的8個(gè)同頻時(shí)鐘，供輸出選擇； B:檢測(cè)高速串行信號(hào)數(shù)據(jù)邊沿，計(jì)算出最適合的相位時(shí)鐘，得到精確的比特同步時(shí)鐘。
4.如權(quán)利要求1所述的高速信號(hào)中提取比特同步時(shí)鐘電路，其特征在于:所述的時(shí)鐘發(fā)生器產(chǎn)生8個(gè)不同相位的同頻時(shí)鐘。
5.如權(quán)利要求2所述的權(quán)利要求1所述的高速信號(hào)中提取比特同步時(shí)鐘電路，其特征在于:所述的8路不同相位的同頻時(shí)鐘的速率根據(jù)高速串行數(shù)據(jù)的速率確定。
6.如權(quán)利要求3所述的權(quán)利要求1所述的高速信號(hào)中提取比特同步時(shí)鐘電路，其特征在于:所述的時(shí)鐘發(fā)生器所需的高速時(shí)鐘頻率是根據(jù)高速串行數(shù)據(jù)的速率確定。
7.如權(quán)利要求1-4任一所述的權(quán)利要求1所述的高速信號(hào)中提取比特同步時(shí)鐘電路，其特征在于:所述步驟B包括: B1:檢測(cè)高速串行信號(hào)數(shù)據(jù)，當(dāng)信號(hào)極性有變化時(shí)，則寫入“I”到8位的數(shù)組寄存器中，如果沒有則寫入“O”； 下一個(gè)數(shù)據(jù)周期極性沒有變化，數(shù)據(jù)中的相應(yīng)位仍然保持為I，這樣可以避開高速信號(hào)數(shù)據(jù)連” O”和連” I”的情況； B2:檢測(cè)電路對(duì)所述的8位數(shù)組寄存器進(jìn)行分析，把數(shù)組寄存器組成一個(gè)環(huán)狀，其中為“I”的位表示數(shù)據(jù)有跳變的位置，選擇數(shù)組為“O”的位中最中間的一位，該位對(duì)應(yīng)的時(shí)鐘相位就是離數(shù)據(jù)比特間隔中心最近的相位，該時(shí)鐘通過數(shù)據(jù)選擇器輸出到下一級(jí)電路，實(shí)現(xiàn)比特同步。
8.如權(quán)利要求5所述的權(quán)利要求1所述的高速信號(hào)中提取比特同步時(shí)鐘電路，其特征在于:高速系統(tǒng)時(shí)鐘須高速串行信號(hào)數(shù)據(jù)時(shí)鐘的8倍。
9.如權(quán)利要求6所述的權(quán)利要求1所述的高速信號(hào)中提取比特同步時(shí)鐘電路，其特征在于:高速系統(tǒng)時(shí)鐘米用鎖相環(huán)產(chǎn)生。
10.如權(quán)利要求5所述的權(quán)利要求1所述的高速信號(hào)中提取比特同步時(shí)鐘電路，其特征在于:當(dāng)高速信號(hào)有干擾脈沖時(shí)，數(shù)組寄存器中的“O”將不會(huì)連續(xù)，而是被“I”分隔成多個(gè)部分，這種情況下需要清除數(shù)組寄存器，重新開始檢測(cè)。
【文檔編號(hào)】H03L7/08GK104038216SQ201410296452
【公開日】2014年9月10日 申請(qǐng)日期:2014年6月27日 優(yōu)先權(quán)日:2014年6月27日
【發(fā)明者】包興剛 申請(qǐng)人:浙江億邦通信科技股份有限公司