單電壓亞閾值電平轉(zhuǎn)換器的制造方法
【專利摘要】本發(fā)明屬于集成電路【技術(shù)領(lǐng)域】，具體為一種單電壓亞閾值電平轉(zhuǎn)換器。其結(jié)構(gòu)包括兩個串聯(lián)的電平轉(zhuǎn)換反相器。第一個反相器的輸入與電路的輸入相連，它的下拉網(wǎng)絡(luò)由一個NMOS管組成，上拉網(wǎng)絡(luò)由三個PMOS管構(gòu)成，這三個PMOS管構(gòu)成了一個帶二極管的內(nèi)部反饋環(huán)；第二個反相器的輸入與電路的輸出相連，它的下拉網(wǎng)絡(luò)也由一個NMOS管組成，上拉網(wǎng)絡(luò)由兩個堆疊的PMOS構(gòu)成。當電路輸入一個低電壓信號時，輸出會產(chǎn)生一個全擺幅的高壓輸出信號。本發(fā)明結(jié)構(gòu)簡單，能夠有效的實現(xiàn)一個信號從亞閾值電壓到高電壓的電平轉(zhuǎn)換。并且整個電路只需要一個高電壓電源，使得它的物理版圖可以任意布局和擺放，具有很強的靈活性。
【專利說明】單電壓亞閾值電平轉(zhuǎn)換器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路【技術(shù)領(lǐng)域】，具體涉及一種電平轉(zhuǎn)換器(Level Shifter)。

【背景技術(shù)】
[0002]多電壓閾(Mult1-supply voltage domain)技術(shù)越來越廣泛的應(yīng)用于片上芯片系統(tǒng)(System on chip, SoC)及多核計算結(jié)構(gòu)中。在應(yīng)用了多電壓閾技術(shù)的芯片中，它通常含有多個獨立的電壓閾或電壓島，并且每個電壓閾下的模塊根據(jù)其時序的要求工作在恰當?shù)碾娫措妷合?。一般來說，對于時序比較關(guān)鍵的模塊，它通常工作在高的電源電壓下(VDDH)下，以滿足芯片對速度性能的要求；而對于非關(guān)鍵的電路模塊，它則工作在低的電源電壓(VDDL)甚至亞閾值電源電壓下，以降低芯片的功耗消耗和能量消耗。
[0003]電平轉(zhuǎn)換器是多電壓系統(tǒng)中一個必不可少的電路，它為各個不同的電壓閾提供交互界面，保證信號在各個電壓閾之間的傳輸。正常情況下，信號從高壓閾轉(zhuǎn)換到低壓閾，普通的緩沖器(buffer)便可實現(xiàn)。但是，如果信號是從低壓閾轉(zhuǎn)換到高壓閾，尤其是從亞閾值電壓閾轉(zhuǎn)換到高壓閾，則需要更為復(fù)雜的電路。
[0004]傳統(tǒng)的電平轉(zhuǎn)換器如圖1所示，它由一對交叉耦合的PMOS管，一對下拉NMOS管及提供差分輸入的低壓反相器構(gòu)成。當輸入IN從“O”跳變到VDDL時，Ml管將節(jié)點OUTB電壓下拉至“0”，再通過交叉耦合的PMOS對將輸出OUT預(yù)充為高電平VDDH。由于低電壓區(qū)工作的NMOS管提供的下拉電流，比高電壓區(qū)工作的PMOS提供的上拉電流小幾個數(shù)量級，導(dǎo)致上拉網(wǎng)絡(luò)與下拉網(wǎng)絡(luò)的竟爭異常激烈，從而使得傳統(tǒng)的電平轉(zhuǎn)換器無法實現(xiàn)亞閾值信號的轉(zhuǎn)換，并且產(chǎn)生很大的短路功耗。
[0005]2009 年，B.Zhai 在雜志 “IEEE Transact1n on Very Large ScaleIntegrat1n，，中發(fā)表“Energy-efficient subthreshold processor design，，，提出了一種多電源線的方法，實現(xiàn)了信號從0.2V到1.2V的轉(zhuǎn)換。2010年，S.Lukemeier在雜志“I EEETransact1n on Circuits and Systems I1: Express Briefs，，中發(fā)表“A subthresholdto above-threshold level shifter comprising a Wilson current mirror，，，提出了一種采用威爾遜電流鏡的電平轉(zhuǎn)換電路，實現(xiàn)了輸入信號從0.1V到1.0V的電平轉(zhuǎn)換。2012 年，Y.0saki 在 “IEEE journal of Solid-State Circuits (JSSC)，，雜志上發(fā)表“Alow-power level shifter with logic error correct1n for extremely low-voltagedigital CMOS LSIs”，提出了一種帶糾錯功能的電平轉(zhuǎn)換電路，實現(xiàn)了信號從0.23V到3V的電平轉(zhuǎn)換。但是，這些提出的電平轉(zhuǎn)換器都是采用雙電源電壓，既包含了低電源電壓VDDL又包含了高電源電壓VDDH。這使得電平轉(zhuǎn)換器的版圖布局和擺放需非常謹慎，因為雙電源線有可能會引起布線的擁塞，并且容易引起兩個電壓閾之間的耦合噪聲。針對這些問題，本發(fā)明提出了一種單電壓亞閾值電平轉(zhuǎn)換器，它能有效的實現(xiàn)信號從亞閾值電壓到正常工作電壓的電平轉(zhuǎn)換，并且它只需要一個電源電壓，使得它的物理版圖具有很高的靈活性。


【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于提供一種結(jié)構(gòu)簡單的單電壓亞閾值電平轉(zhuǎn)換器，它能有效的實現(xiàn)信號從亞閾值電壓到正常工作電壓的電平轉(zhuǎn)換，并且它只需要一個電源電壓，使得它的物理版圖具有很高的靈活性。
[0007]本發(fā)明的目的在于提供一種單電壓亞閾值電平轉(zhuǎn)換器，包括:
一對串聯(lián)的電平轉(zhuǎn)換反相器。其中:
第一個反相器實現(xiàn)輸入采樣功能，它由第一個NMOS管構(gòu)成它的下拉網(wǎng)絡(luò)，第一個PMOS管、第二個PMOS管及第三個PMOS管構(gòu)成它的上拉網(wǎng)絡(luò)。其中，第一個NMOS管的柵極與輸入相連，漏極與第一個反相器輸出相連，源極與全局地相連；第二個PMOS管柵極與輸入相連，漏極與第一個反相器輸出相連，源極與第二個PMOS管的漏極相連；第二個PMOS管的柵極與漏相連，形成一個二極管，源極則與第三個PMOS管的漏極相連；而第三個PMOS管的源極與全局高電壓電源VDDH相連，柵極則由第一個反相器輸出控制。這樣，第一個反相器的上拉網(wǎng)絡(luò)形成了一個內(nèi)帶二極管的反饋環(huán)。這個反饋環(huán)有效的減小了第一個電平轉(zhuǎn)換反相器的上拉網(wǎng)絡(luò)與下拉網(wǎng)絡(luò)之間的競爭，使得電路能夠采樣到亞閾值輸入信號。
[0008]第二個反相器實現(xiàn)電路輸出功能，它由第二個NMOS管構(gòu)成它的下拉網(wǎng)絡(luò)，串聯(lián)的第四個PMOS管和第五個PMOS管構(gòu)成它的上拉網(wǎng)絡(luò)。其中，這三個MOS管的柵極都與第一個反相器的輸出相連，且第二個NMOS管的漏極和第四個PMOS管的漏極都與電路的輸出相連，而第五個PMOS管的源極則與全局高電壓電源VDDH相連。
[0009]本發(fā)明提供的電平轉(zhuǎn)換器，結(jié)構(gòu)簡單，能夠有效的實現(xiàn)信號從亞閾值電壓到正常工作電壓的電平轉(zhuǎn)換，并且它只有一個電源電壓，使得其版圖具有很強的靈活性。

【專利附圖】

【附圖說明】
[0010]圖1是傳統(tǒng)的電平轉(zhuǎn)換電路。
[0011]圖2是本發(fā)明的電路示意圖。
[0012]圖3是本發(fā)明進行操作時的波形示意圖。

【具體實施方式】
[0013]本發(fā)明描述了一種單電壓亞閾值電平轉(zhuǎn)換器，以下闡述本發(fā)明的設(shè)計思想及實例。
[0014]圖2所示為本發(fā)明實現(xiàn)的單電壓亞閾值電平轉(zhuǎn)換器的電路結(jié)構(gòu)。一對串聯(lián)的電平轉(zhuǎn)換反相器組成了整個電路。其中，第一個反相器實現(xiàn)輸入采樣功能，它由NMOS管MNl構(gòu)成它的下拉網(wǎng)絡(luò)，PMOS管MP1、MP2及MP3構(gòu)成它的上拉網(wǎng)絡(luò)。其中，NMOS管MNl的柵極與輸入相連，漏極與輸入INL相連，源極與全局地相連；PM0S管MP3柵極與輸入INL相連，漏極與第一個反相器輸出NM相連，源極與PMOS管MP2的漏極相連；PM0S管MP2的柵極與漏極相連，形成一個二極管，源極則與PMOS管MPl的漏極相連；而PMOS管MPl的源極與全局高電壓電源VDDH相連，柵極則由第一個反相器輸出NM控制。這樣，第一個反相器的上拉網(wǎng)絡(luò)形成了一個內(nèi)帶二極管反饋環(huán)。由于這個反饋環(huán)的存在，第一個反相器的上拉網(wǎng)絡(luò)與下拉網(wǎng)絡(luò)之間的競爭大大降低，使得電路能夠采樣到電壓非常低的輸入信號。
[0015]而第二個反相器實現(xiàn)電路輸出功能，它由NMOS管麗2構(gòu)成它的下拉網(wǎng)絡(luò)，串聯(lián)的PMOS管MP4、MP5構(gòu)成它的上拉網(wǎng)絡(luò)。其中，這三個MOS管的柵極都與第一個反相器的輸出匪相連，且NMOS管麗2的漏極和PMOS管MP5的漏極都與電路的輸出OUTH相連，而PMOS管MP4的源極則與全局高電壓電源VDDH相連。在第二個反相器中，串聯(lián)的PMOS管產(chǎn)生的堆疊效應(yīng)有效的降低了整個電路的亞閾值漏電流，并提高了電路的魯棒性。
[0016]圖3所示為本發(fā)明實現(xiàn)的單電壓閾值電平轉(zhuǎn)換器的波形操作示意圖。當電路處于保持狀態(tài)時，輸入INL為“O”。此時，麗I完全關(guān)斷，MP3完全開啟。結(jié)點通過第一個反相器的反饋環(huán)充電至一個高電平電壓，導(dǎo)致反饋環(huán)關(guān)斷，這個電壓約為VDDH的67%。然后，MN2開啟，輸出被拉至“O”。當輸入INL跳變?yōu)橐粋€低電壓“I”時，電路開始進行電平轉(zhuǎn)換，則麗I進入弱反型層，MP3則非完全關(guān)斷。在電平轉(zhuǎn)換初期，由于反饋環(huán)是關(guān)斷的，所以結(jié)點匪會被MN I快速的放電。當結(jié)點NM的電壓被下拉到MPI的閾值電壓以下時，反饋環(huán)開始對結(jié)點NM進行充電。但是，由于二極管MP2的存在，有效的限制了充電的電流，使得結(jié)點NM可以被下拉至一個接近“O”值的電壓，然后MP4、MP5開啟，輸出OUTH被上拉至高電壓VDDH。由于堆疊的MP4和MP5的存在，使得結(jié)點NM的電壓必須下拉到非常低的電壓時，輸出才能輸出一個高電壓，堆疊的PMOS管也防止了電路在靜止狀態(tài)時，結(jié)點NM的電壓過低而引起的輸出噪聲，有效的改善了電路的魯棒性。待輸入INL跳變?yōu)椤癘”時，麗I關(guān)斷，結(jié)點NM重新被反饋環(huán)充至一個高電平，輸出重新被拉回“O”。整個電路只采用了一個電源電壓就實現(xiàn)了信號從亞閾值區(qū)轉(zhuǎn)換到高電壓的輸出過程。
【權(quán)利要求】
1.單電壓亞閾值電平轉(zhuǎn)換器，其特征在于包括:一對串聯(lián)的電平轉(zhuǎn)換反相器；其中:第一個反相器實現(xiàn)輸入采樣功能，它由第一個NMOS管構(gòu)成它的下拉網(wǎng)絡(luò)，第一個PMOS管、第二個PMOS管及第三個PMOS管構(gòu)成它的上拉網(wǎng)絡(luò)；其中，第一個NMOS管的柵極與輸入相連，漏極與第一個反相器輸出相連，源極與全局地相連；第二個PMOS管柵極與輸入相連，漏極與第一個反相器輸出相連，源極與第二個PMOS管的漏極相連；第二個PMOS管的柵極與漏相連，形成一個二極管，源極與第三個PMOS管的漏極相連；第三個PMOS管的源極與全局高電壓電源VDDH相連，柵極由第一個反相器輸出控制；這樣，第一個反相器的上拉網(wǎng)絡(luò)形成了一個內(nèi)帶二極管的反饋環(huán)； 第二個反相器實現(xiàn)電路輸出功能，它由第二個NMOS管構(gòu)成它的下拉網(wǎng)絡(luò)，串聯(lián)的第四個PMOS管和第五個PMOS管構(gòu)成它的上拉網(wǎng)絡(luò)；這三個MOS管的柵極都與第一個反相器的輸出相連，且第二個NMOS管的漏極和第四個PMOS管的漏極都與電路的輸出相連，第五個PMOS管的源極與全局高電壓電源VDDH相連。
【文檔編號】H03K19/0185GK104506183SQ201410741741
【公開日】2015年4月8日 申請日期:2014年12月9日 優(yōu)先權(quán)日:2014年12月9日
【發(fā)明者】溫亮, 文海波, 程旭, 曾曉洋 申請人:復(fù)旦大學(xué)