一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路的制作方法
【專利摘要】本實用新型提供了一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路，通過在采樣輸出節(jié)點加入新的偽開關(guān)，并使新的偽開關(guān)的柵極偏置在互補的柵壓自舉電路的時鐘輸出端，使得新加入的偽開關(guān)與原有的偽開關(guān)所通過Cgd耦合到Vout上所產(chǎn)生的誤差量能夠相互抵消。本實用新型提供了一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路，引入一組處于關(guān)斷狀態(tài)的偽開關(guān)，在采樣保持階段，互補的輸入信號分別通過寄生的Cds電容耦合到Vout，由于輸入信號是互補的，所以Cds產(chǎn)生的串擾可以相互抵消。本實用新型提供的一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路減小了時鐘饋通效應(yīng)對信號采樣的影響，提高了采樣場效應(yīng)管的線性度，降低了采樣電路的諧波失真度，并提高了采樣速度和采樣精度。
【專利說明】一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種電路，尤其涉及一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路。
【背景技術(shù)】
[0002]在ADC (Analog to Digital Converter,模數(shù)變換器)電路系統(tǒng)中，常常會用到采樣保持電路(sample and hold),其作用是米集模擬輸入電壓在某一時刻的瞬時值,并在模數(shù)轉(zhuǎn)換器進行轉(zhuǎn)換期間保持輸出電壓不變，以供模數(shù)轉(zhuǎn)換。高電平時開關(guān)閉合，輸出跟隨輸入信號，低電平時，開關(guān)斷開，保持電容保持輸出電壓恒定。
[0003]在實際的電路中，由于開關(guān)器件寄生電容及電荷注入效應(yīng)引起的采樣誤差主要包括:1.寄生源漏電容引起的串擾誤差2.自舉時鐘饋通通過柵漏寄生電容引起的串擾誤差。
[0004]對于自舉時鐘饋通通過柵漏寄生電容引起的串擾誤差，通常通過柵壓自舉開關(guān)來消除串擾誤差，使采樣開關(guān)的柵壓和偽開關(guān)的柵壓都由柵壓自舉開關(guān)提供；該方法的局限性在于:引入的偽開關(guān)在保持階段過程中，柵壓被偏置為Vin+Vdd，因為Vin是變化的，所以變化的柵壓同樣會通過寄生的Cgd電容耦合干擾采樣值。
實用新型內(nèi)容
[0005]本實用新型的主要目的在于提供一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路，能夠消除自舉時鐘饋通通過柵漏寄生電容引起的串擾誤差，保持采樣值的恒定。
[0006]本實用新型的次要目的在于提供一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路，能夠消除寄生源漏電容引起的串擾誤差。
[0007]為了解決上述的技術(shù)問題，本實用新型提供了一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路，包括:
[0008]第一采樣晶體管M1，所述第一采樣晶體管Ml的柵極與第一柵壓自舉電路Il的時鐘輸出端連接，所述第一采樣晶體管Ml的源極與第一差分互補信號INP連接，所述第一采樣晶體管Ml的漏極第一輸出端OUTP連接；
[0009]第一偽開關(guān)晶體管M2，所述第一偽開關(guān)晶體管M2的柵極與第二柵壓自舉電路12的時鐘輸出端連接；
[0010]第一保持電容Cl,所述第一保持電容Cl的一端與所述第一輸出端OUTP連接；所述第一保持電容Cl的另一端與GND連接；
[0011]第二采樣晶體管M3，所述第二采樣晶體管M3的柵極與第三柵壓自舉電路13的時鐘輸出端連接，所述第二采樣晶體管M3的源極與第二差分互補信號INN連接，所述第二采樣晶體管M3漏極與第二輸出端OUTN連接；
[0012]第二偽開關(guān)晶體管M4，所述第二偽開關(guān)晶體管M4的柵極與第四柵壓自舉電路14的時鐘輸出端連接；
[0013]第二保持電容C2，所述第二保持電容C2的一端與所述第一輸出端OUTP連接；所述第二保持電容C2的另一端與GND連接；
[0014]所述第一柵壓自舉電路I1、第二柵壓自舉電路12的輸入端分別與所述第一差分互補信號INP連接；所述第三柵壓自舉電路13、第四柵壓自舉電路14的輸入端分別與所述第二差分互補信號INN連接；
[0015]所述第一柵壓自舉電路I1、第三柵壓自舉電路13的第一時鐘輸入端與第一互補采樣時鐘PHYl連接，第一柵壓自舉電路I1、第三柵壓自舉電路13的第二時鐘輸入端與第二互補采樣時鐘PHY2連接；所述第二柵壓自舉電路12、第四柵壓自舉電路14的第一時鐘輸入端與第二互補采樣時鐘PHY2連接，第二柵壓自舉電路12、第四柵壓自舉電路14的第二時鐘輸入端與第一互補采樣時鐘PHYl連接；
[0016]其特征在于:還包括第三偽開關(guān)晶體管M5和第四偽開關(guān)晶體管M6 ；
[0017]所述第三偽開關(guān)晶體管M5的源極與所述第一采樣晶體管Ml的漏極、第一輸出端OUTP相連，所述第三偽開關(guān)晶體管M5的柵極與所述第四柵壓自舉電路14的時鐘輸出端相連，所述第三偽開關(guān)晶體管M5的漏極與所述第一偽開關(guān)晶體管M2的源極相連；
[0018]所述第四偽開關(guān)晶體管M6的源極與所述第二采樣晶體管M3的漏極、第二輸出端OUTN相連，所述第四偽開關(guān)晶體管M6的柵極與所述第二柵壓自舉電路12的時鐘輸出端相連，所述第四偽開關(guān)晶體管M6的漏極與所述第二偽開關(guān)晶體管M4的源極相連；
[0019]作為優(yōu)選:還包括第五偽開關(guān)晶體管M7和第六偽開關(guān)晶體管M8 ；
[0020]所述第五偽開關(guān)晶體管M7的源極與所述第二采樣晶體管M2的漏極、第二輸出端OUTN連接；所述第五偽開關(guān)晶體管M7的漏極與所述第一采樣晶體管Ml的源極、第一差分互補輸入信號INP相連；
[0021]所述第六偽開關(guān)晶體管M8的漏極與所述第一采樣晶體管Ml的漏極、第一輸出端OUTP連接；所述第六偽開關(guān)晶體管M8的源極與所述第二采樣晶體管M3的源極、第一差分互補輸入信號INP相連；
[0022]所述第五偽開關(guān)晶體管M7的柵極與所述第六偽開關(guān)晶體管M8的柵極、GND端相連。
[0023]作為優(yōu)選:所述第五偽開關(guān)晶體管M7和第六偽開關(guān)晶體管M8處于一直關(guān)斷的狀態(tài)。
[0024]作為優(yōu)選:所述采樣晶體管肌、]\0，偽開關(guān)晶體管112、]\14、]\15、]\16、]\17、]\18均為NMOS
晶體管。
[0025]作為優(yōu)選:所述柵壓自舉電路包括:
[0026]主開關(guān)M9，為pmos晶體管；所述主開關(guān)M9的漏極與時鐘輸出端相連；
[0027]第一副開關(guān)M10，為pmos晶體管；所述第一副開關(guān)MlO的源極與所述主開關(guān)M9的源極相連；所述第一副開關(guān)MlO的柵極與時鐘輸出端相連；所述第一副開關(guān)的漏極與輸入信號SUP相連；
[0028]第一互補開關(guān)Mll和M12,所述Mll為nmos晶體管,所述M12為pmos晶體管；所述Ml I的漏極與所述M12的源極相連；所述Ml I的源極與所述M12的漏極相連；所述Ml I的柵極與第一互補采樣時鐘PHYl相連；所述M12的柵極與第二互補采樣時鐘PHY2相連；
[0029]第二互補開關(guān)M13和M14，所述M13為pmos晶體管，所述M14為nmos晶體管；所述M13的漏極與所述M14的源極相連；所述M13的源極與所述M14的漏極、輸入信號IN相連；所述所述M13的柵極與所述M12的柵極、第二互補采樣時鐘PHY2相連；所述M14的柵極與第一互補采樣時鐘PHYl相連；
[0030]第二副開關(guān)M15，所述第二副開關(guān)M15為nmos晶體管；所述第二副開關(guān)M15的柵極與第二互補采樣時鐘PHY2相連，所述第二副開關(guān)的源極與GND連接；
[0031]第三副開關(guān)M16，所述第三副開關(guān)M16為nmos晶體管；所述第三副開關(guān)M16的源極與GND連接，所述第三副開關(guān)的柵極與第二互補采樣時鐘PHY2相連；
[0032]自舉電容C3，所述自舉電容C3的一端與所述第二副開關(guān)M15的漏極相連，所述自舉電容C3的另一端與所述第一副開關(guān)MlO的源極相連。
[0033]作為優(yōu)選，所述柵壓自舉電路還包括:
[0034]第一保護開關(guān)M17，所述第一保護開關(guān)M17為pmos晶體管；所述第一保護開關(guān)M17的柵極與第一互補采樣時鐘PHYl相連，所述第一保護開關(guān)M17的源極與輸入信號SUP相連，所述第一保護開關(guān)M17的漏極與所述主開關(guān)M9的柵極相連；
[0035]第二保護開關(guān)M18，所述第二保護開關(guān)M18為nmos晶體管；所述第二保護開關(guān)M18的柵極與輸入信號SUP相連，所述第二保護開關(guān)M18的漏極與所述主開關(guān)M9的漏極相連；所述第二保護開關(guān)M18的源極與所述第三副開關(guān)M16的漏極相連。
[0036]本實用新型的有益效果:
[0037]1.通過在采樣輸出節(jié)點再加入第三偽開關(guān)晶體管M5和第四偽開關(guān)晶體管M6，所述第三偽開關(guān)晶體管M5和第四偽開關(guān)晶體管M6的柵極分別偏置在互補的自舉電路12和14的時鐘輸出端，故而通過Cgd耦合到輸出端得誤差量相互抵消，從而保持采樣值恒定。
[0038]2.通過引入一組處于關(guān)斷狀態(tài)的第五偽開關(guān)晶體管M7和第六偽開關(guān)晶體管M8，在采樣開關(guān)處于保持階段是，互補的輸入信號對各通過寄生的Cds電容耦合到采樣輸出端，由于輸入信號為互補信號，因此其產(chǎn)生的串擾可以相互抵消。
【專利附圖】

【附圖說明】
[0039]圖1為本實用新型優(yōu)選實施例的電路圖；
[0040]圖2為本實用新型優(yōu)選實施例中柵壓自舉電路的電路圖。
【具體實施方式】
[0041]下文結(jié)合附圖和實施例對本實用新型做進一步說明。
[0042]參考圖1，一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路，包括:
[0043]第一采樣晶體管M1，所述第一采樣晶體管Ml的柵極與第一柵壓自舉電路Il的時鐘輸出端連接，所述第一采樣晶體管Ml的源極與第一差分互補信號INP連接，所述第一采樣晶體管Ml漏極第一輸出端OUTP連接；
[0044]第一偽開關(guān)晶體管M2，所述第一偽開關(guān)晶體管M2的柵極與第二柵壓自舉電路12的時鐘輸出端連接；
[0045]第一保持電容Cl,所述第一保持電容Cl的一端與所述第一輸出端OUTP連接；所述第一保持電容Cl的另一端與GND連接；
[0046]第二采樣晶體管M3，所述第二采樣晶體管M3的柵極與第三柵壓自舉電路13的時鐘輸出端連接，所述第二采樣晶體管M3的源極與第二差分互補信號INN連接，所述第二采樣晶體管M3漏極與第二輸出端OUTN連接；
[0047]第二偽開關(guān)晶體管M4，所述第二偽開關(guān)晶體管M4的柵極與第四柵壓自舉電路14的時鐘輸出端連接；
[0048]第二保持電容C2，所述第二保持電容C2的一端與所述第一輸出端OUTP連接；所述第二保持電容C2的另一端與GND連接；
[0049]所述第一柵壓自舉電路I1、第二柵壓自舉電路12的輸入端分別與所述第一差分互補信號INP連接；所述第三柵壓自舉電路13、第四柵壓自舉電路14的輸入端分別與所述第二差分互補信號INN連接；
[0050]所述第一柵壓自舉電路I1、第三柵壓自舉電路13的第一時鐘輸入端與第一互補采樣時鐘PHYl連接，第一柵壓自舉電路I1、第三柵壓自舉電路13的第二時鐘輸入端與第二互補采樣時鐘PHY2連接；所述第二柵壓自舉電路12、第四柵壓自舉電路14的第一時鐘輸入端與第二互補采樣時鐘PHY2連接，第二柵壓自舉電路12、第四柵壓自舉電路14的第二時鐘輸入端與第一互補采樣時鐘PHYl連接；
[0051]還包括第三偽開關(guān)晶體管M5和第四偽開關(guān)晶體管M6 ；
[0052]所述第三偽開關(guān)晶體管M5的源極與所述第一采樣晶體管Ml的漏極、第一輸出端OUTP相連，所述第三偽開關(guān)晶體管M5的柵極與所述第四柵壓自舉電路14的時鐘輸出端相連，所述第三偽開關(guān)晶體管M5的漏極與所述第一偽開關(guān)晶體管的源極相連；
[0053]所述第四偽開關(guān)晶體管M6的源極與所述第二采樣晶體管M3的漏極、第二輸出端OUTN相連，所述第四偽開關(guān)晶體管M6的柵極與所述第二柵壓自舉電路12的時鐘輸出端相連，所述第四偽開關(guān)晶體管M6的漏極與所述第二偽開關(guān)晶體管M4的源極相連；
[0054]在第一采樣晶體管Ml從采樣階段切換到保持階段的瞬間，由于第一采樣晶體管Ml與第一偽開關(guān)晶體管M2的柵極分別偏置在輸入時鐘互補的柵壓自舉電路11、12，所以所述第一采樣晶體管Ml通過寄生的Cgd電容耦合引入的誤差量會被第一偽開關(guān)晶體管M2抵消。
[0055]在第二采樣晶體管M3從采樣階段切換到保持階段的瞬間，由于第二采樣晶體管M3與第二偽開關(guān)晶體管M4的柵極分別偏置在輸入時鐘互補的柵壓自舉電路13、14，所以所述第二采樣晶體管M3通過寄生的Cgd電容耦合引入的誤差量會被第二偽開關(guān)晶體管M4抵消。
[0056]在采樣保持階段，對于第一偽開關(guān)晶體管M2，其柵壓為第二柵壓自舉電路的時鐘輸出電壓Vinp+Vdd，由于Vinp是變化的，所以第一偽開關(guān)晶體管M2通過寄生的Cgd電容耦合引入新的誤差量；對于第三偽開關(guān)晶體管M5，其柵壓為第四柵壓自舉電路的時鐘輸出電壓Vinn+Vdd。由于Vinn與Vinp是互補的差分輸入信號,所以第一偽開關(guān)晶體管M2和第三偽開關(guān)晶體管M5通過Cgd耦合到Vout上的誤差量將互相抵消，從而保持采樣值恒定。
[0057]對于第二偽開關(guān)晶體管M4，其柵壓為第四柵壓自舉電路的時鐘輸出電壓Vinp+Vdd,由于Vinp是變化的，所以第二偽開關(guān)晶體管M4通過寄生的Cgd電容I禹合引入新的誤差量；對于第四偽開關(guān)晶體管M6，其柵壓為第二柵壓自舉電路的時鐘輸出電壓Vinn+Vdd。由于Vinn與Vinp是互補的差分輸入信號,所以第二偽開關(guān)晶體管M4和第四偽開關(guān)晶體管M6通過Cgd耦合到Vout上的誤差量將互相抵消，從而保持采樣值恒定。
[0058]本實施例中，一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路還包括:[0059]一直處于斷開狀態(tài)的第五偽開關(guān)晶體管WJ和一直處于斷開狀態(tài)的第六偽開關(guān)晶體管M8 ；
[0060]所述第五偽開關(guān)晶體管M7的源極與所述第二采樣晶體管M2的漏極、第二輸出端OUTN連接；所述第五偽開關(guān)晶體管M7的漏極與所述第一采樣晶體管Ml的源極、第一差分互補輸入信號INP相連；
[0061]所述第六偽開關(guān)晶體管M8的漏極與所述第一采樣晶體管Ml的漏極、第一輸出端OUTP連接；所述第六偽開關(guān)晶體管M8的源極與所述第二采樣晶體管M3的源極、第一差分互補輸入信號INP相連；
[0062]所述第五偽開關(guān)晶體管M7的柵極與所述第六偽開關(guān)晶體管M8的柵極、GND端相連。
[0063]在采樣保持階段，Vinp和Vinn分別對第一采樣晶體管Ml和第二采樣晶體管M3所寄生Cds電容I禹合米樣到輸出端，由于Vinp和Vinn為互補信號，因此產(chǎn)生的串擾可以相互抵消。
[0064]上述采樣晶體管肌、]\0，偽開關(guān)晶體管112、]\14、]\15、]\16、]\17、]\18均為NMOS晶體管。
[0065]參考圖2，本實施例中，所述柵壓自舉電路包括
[0066]主開關(guān)M9，為pmos晶體管；所述主開關(guān)M9的漏極與時鐘輸出端相連；
[0067]第一副開關(guān)M10，為pmos晶體管；所述第一副開關(guān)MlO的源極與所述主開關(guān)M9的源極相連；所述第一副開關(guān)MlO的柵極與時鐘輸出端相連；所述第一副開關(guān)的漏極與輸入信號SUP相連；
[0068]第一互補開關(guān)Mll和M12,所述Mll為nmos晶體管,所述M12為pmos晶體管；所述Ml I的漏極與所述M12的源極相連；所述Ml I的源極與所述M12的漏極相連；所述Ml I的柵極與第一互補采樣時鐘PHYl相連；所述M12的柵極與第二互補采樣時鐘PHY2相連；
[0069]第二互補開關(guān)M13和M14，所述M13為pmos晶體管，所述M14為nmos晶體管；所述M13的漏極與所述M14的源極相連；所述M13的源極與所述M14的漏極、輸入信號IN相連；所述所述M13的柵極與所述M12的柵極、第二互補采樣時鐘PHY2相連；所述M14的柵極與第一互補采樣時鐘PHYl相連；
[0070]第二副開關(guān)M15，所述第二副開關(guān)M15為nmos晶體管；所述第二副開關(guān)M15的柵極與第二互補采樣時鐘PHY2相連，所述第二副開關(guān)的源極與GND連接；
[0071]第三副開關(guān)M16，所述第三副開關(guān)M16為nmos晶體管；所述第三副開關(guān)M16的源極與GND連接，所述第三副開關(guān)的柵極與第二互補采樣時鐘PHY2相連；
[0072]自舉電容C3，所述自舉電容C3的一端與所述第二副開關(guān)M15的漏極相連，所述自舉電容C3的另一端與所述第一副開關(guān)MlO的源極相連。
[0073]所述柵壓自舉電路還包括:
[0074]第一保護開關(guān)M17，所述第一保護開關(guān)M17為pmos晶體管；所述第一保護開關(guān)M17的柵極與第一互補采樣時鐘PHYl相連，所述第一保護開關(guān)M17的源極與輸入信號SUP相連，所述第一保護開關(guān)M17的漏極與所述主開關(guān)M9的柵極相連；
[0075]第二保護開關(guān)M18，所述第二保護開關(guān)M18為nmos晶體管；所述第二保護開關(guān)M18的柵極與輸入信號SUP相連，所述第二保護開關(guān)M18的漏極與所述主開關(guān)M9的漏極相連；所述第二保護開關(guān)M18的源極與所述第三副開關(guān)M16的漏極相連。[0076]當PHYl為低電平，PHY2為高電平時，所述第二互補開關(guān)M13、M14截止斷開，所述主開關(guān)M9截止斷開，第一副開關(guān)M10、第二副開關(guān)M15、第三副開關(guān)M16導通，自舉電容C3被預充到Vdd電平，輸出時鐘電平為O ;iPHYl為高電平，PHY2為低電平時，所述第二互補開關(guān)M13、M14導通，所述主開關(guān)M9導通，第一副開關(guān)M10、第二副開關(guān)M15、第三副開關(guān)M16截止斷開，自舉電容C3 —端接到輸入端Vin，另一端接到時鐘輸出端，輸出時鐘電平為Vin+Vdd ；
[0077]以上所述，僅為本實用新型較佳實施例而已，故不能依此限定本實用新型實施的范圍，即依本實用新型專利范圍及說明書內(nèi)容所作的等效變化與修飾，皆應(yīng)仍屬本實用新型涵蓋的范圍內(nèi)。
【權(quán)利要求】
1.一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路，包括: 第一米樣晶體管Ml,所述第一米樣晶體管Ml的柵極與第一柵壓自舉電路Il的時鐘輸出端連接，所述第一采樣晶體管Ml的源極與第一差分互補信號INP連接，所述第一采樣晶體管Ml的漏極第一輸出端OUTP連接； 第一偽開關(guān)晶體管M2，所述第一偽開關(guān)晶體管M2的柵極與第二柵壓自舉電路12的時鐘輸出端連接； 第一保持電容Cl,所述第一保持電容Cl的一端與所述第一輸出端OUTP連接；所述第一保持電容Cl的另一端與GND連接； 第二采樣晶體管M3，所述第二采樣晶體管M3的柵極與第三柵壓自舉電路13的時鐘輸出端連接，所述第二 采樣晶體管M3的源極與第二差分互補信號INN連接，所述第二采樣晶體管M3漏極與第二輸出端OUTN連接； 第二偽開關(guān)晶體管M4，所述第二偽開關(guān)晶體管M4的柵極與第四柵壓自舉電路14的時鐘輸出端連接； 第二保持電容C2，所述第二保持電容C2的一端與所述第一輸出端OUTP連接；所述第二保持電容C2的另一端與GND連接； 所述第一柵壓自舉電路I1、第二柵壓自舉電路12的輸入端分別與所述第一差分互補信號INP連接；所述第三柵壓自舉電路13、第四柵壓自舉電路14的輸入端分別與所述第二差分互補信號INN連接； 所述第一柵壓自舉電路11、第三柵壓自舉電路13的第一時鐘輸入端與第一互補米樣時鐘PHYl連接，第一柵壓自舉電路11、第三柵壓自舉電路13的第二時鐘輸入端與第二互補采樣時鐘PHY2連接；所述第二柵壓自舉電路12、第四柵壓自舉電路14的第一時鐘輸入端與第二互補采樣時鐘PHY2連接，第二柵壓自舉電路12、第四柵壓自舉電路14的第二時鐘輸入端與第一互補采樣時鐘PHYl連接； 其特征在于:還包括第三偽開關(guān)晶體管M5和第四偽開關(guān)晶體管M6 ； 所述第三偽開關(guān)晶體管M5的源極與所述第一采樣晶體管Ml的漏極、第一輸出端OUTP相連，所述第三偽開關(guān)晶體管M5的柵極與所述第四柵壓自舉電路14的時鐘輸出端相連，所述第三偽開關(guān)晶體管M5的漏極與所述第一偽開關(guān)晶體管M2的源極相連； 所述第四偽開關(guān)晶體管M6的源極與所述第二采樣晶體管M3的漏極、第二輸出端OUTN相連，所述第四偽開關(guān)晶體管M6的柵極與所述第二柵壓自舉電路12的時鐘輸出端相連，所述第四偽開關(guān)晶體管M6的漏極與所述第二偽開關(guān)晶體管M4的源極相連。
2.根據(jù)權(quán)利要求1所述的一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路，其特征在于:還包括第五偽開關(guān)晶體管M7和第六偽開關(guān)晶體管M8 ； 所述第五偽開關(guān)晶體管M7的源極與所述第二采樣晶體管M2的漏極、第二輸出端OUTN連接；所述第五偽開關(guān)晶體管M7的漏極與所述第一采樣晶體管Ml的源極、第一差分互補輸入信號INP相連； 所述第六偽開關(guān)晶體管M8的漏極與所述第一采樣晶體管Ml的漏極、第一輸出端OUTP連接；所述第六偽開關(guān)晶體管M8的源極與所述第二采樣晶體管M3的源極、第一差分互補輸入信號INP相連； 所述第五偽開關(guān)晶體管M7的柵極與所述第六偽開關(guān)晶體管M8的柵極、GND端相連。
3.根據(jù)權(quán)利要求2所述的一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路，其特征在于:所述第五偽開關(guān)晶體管M7和第六偽開關(guān)晶體管M8處于一直關(guān)斷的狀態(tài)。
4.根據(jù)權(quán)利要求1所述的一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路，其特征在于:所述采樣晶體管Ml、M3，偽開關(guān)晶體管M2、M4、M5、M6、M7、M8均為NMOS晶體管。
5.根據(jù)權(quán)利要求1所述的一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路，其特征在于:所述柵壓自舉電路包括: 主開關(guān)M9，為pmos晶體管；所述主開關(guān)M9的漏極與時鐘輸出端相連； 第一副開關(guān)M10，為pmos晶體管；所述第一副開關(guān)MlO的源極與所述主開關(guān)M9的源極相連；所述第一副開關(guān)MlO的柵極與時鐘輸出端相連 ；所述第一副開關(guān)的漏極與輸入信號SUP相連； 第一互補開關(guān)MlI和M12,所述Mll為nmos晶體管,所述M12為pmos晶體管；所述MlI的漏極與所述M12的源極相連；所述Ml I的源極與所述M12的漏極相連；所述Ml I的柵極與第一互補采樣時鐘PHYl相連；所述M12的柵極與第二互補采樣時鐘PHY2相連； 第二互補開關(guān)M13和M14,所述M13為pmos晶體管,所述M14為nmos晶體管；所述M13的漏極與所述M14的源極相連；所述M13的源極與所述M14的漏極、輸入信號IN相連；所述所述M13的柵極與所述M12的柵極、第二互補采樣時鐘PHY2相連；所述M14的柵極與第一互補采樣時鐘PHYl相連； 第二副開關(guān)M15，所述第二副開關(guān)M15為nmos晶體管；所述第二副開關(guān)M15的柵極與第二互補采樣時鐘PHY2相連，所述第二副開關(guān)的源極與GND連接； 第三副開關(guān)M16，所述第三副開關(guān)M16為nmos晶體管；所述第三副開關(guān)M16的源極與GND連接，所述第三副開關(guān)的柵極與第二互補采樣時鐘PHY2相連； 自舉電容C3，所述自舉電容C3的一端與所述第二副開關(guān)M15的漏極相連，所述自舉電容C3的另一端與所述第一副開關(guān)MlO的源極相連。
6.根據(jù)權(quán)利要求5所述的一種自舉時鐘采樣開關(guān)的時鐘饋通補償電路，其特征在于:所述柵壓自舉電路還包括: 第一保護開關(guān)M17，所述第一保護開關(guān)M17為pmos晶體管；所述第一保護開關(guān)M17的柵極與第一互補采樣時鐘PHYl相連，所述第一保護開關(guān)M17的源極與輸入信號SUP相連，所述第一保護開關(guān)M17的漏極與所述主開關(guān)M9的柵極相連； 第二保護開關(guān)M18，所述第二保護開關(guān)M18為nmos晶體管；所述第二保護開關(guān)M18的柵極與輸入信號SUP相連，所述第二保護開關(guān)M18的漏極與所述主開關(guān)M9的漏極相連；所述第二保護開關(guān)M18的源極與所述第三副開關(guān)M16的漏極相連。
【文檔編號】H03M1/54GK203708222SQ201420024259
【公開日】2014年7月9日 申請日期:2014年1月15日 優(yōu)先權(quán)日:2014年1月15日
【發(fā)明者】林少衡 申請人:廈門優(yōu)迅高速芯片有限公司