本發(fā)明涉及一種觸發(fā)器電路，且特別涉及一種可降低設(shè)定時間(setup time)的觸發(fā)器電路。

背景技術(shù)：

在數(shù)字集成電路的設(shè)計中，觸發(fā)器(flip-flop)電路是一種常見的暫存器。在芯片級的設(shè)計上，掃描式的觸發(fā)器電路將常被應(yīng)用在時鐘樹(clock tree)的設(shè)計中。在一些需要高運算速度(例如高速的中央處理單元)的應(yīng)用中，為使觸發(fā)器電路可滿足高速運算工作速度，有效的降低觸發(fā)器電路的設(shè)定時間成為重要的需求。

在已知技術(shù)領(lǐng)域中，觸發(fā)器電路可接收數(shù)據(jù)信號，并通過多個傳輸門來完成數(shù)據(jù)鎖存的動作。通常觸發(fā)器電路包括兩個串接的鎖存器，而各個鎖存器中的傳輸門，可通過互補(bǔ)的導(dǎo)通或斷開動作來完成數(shù)據(jù)的鎖存動作。在另一方面，為了降低觸發(fā)器電路所需要的設(shè)定時間，已知技術(shù)可通過調(diào)整觸發(fā)器電路中的時鐘信號以及反相時鐘信號間的相位差來完成。但是，這樣的作法卻使得觸發(fā)器電路的時鐘端至輸出端的延遲(CK to Q delay)被延長。

技術(shù)實現(xiàn)要素：

本發(fā)明提供一種觸發(fā)器電路，可有效降低所需的設(shè)定時間。

本發(fā)明的觸發(fā)器電路包括第一邏輯電路、第一主鎖存器、第二主鎖存器以及從屬鎖存器。第一邏輯電路接收選擇信號以及時鐘信號，并針對選擇信號以及時鐘信號進(jìn)行邏輯運算以產(chǎn)生第一控制信號。第一主鎖存器耦接第一邏輯電路并接收第一控制信號。第一主鎖存器并接收時鐘信號以及數(shù)據(jù)信號，且依據(jù)第一控制信號接收該數(shù)據(jù)信號，并依據(jù)時鐘信號及該選擇信號來鎖存數(shù)據(jù)信號。第二主鎖存器接收選擇信號、時鐘信號以及掃描數(shù)據(jù)信號，依據(jù)選擇信號以及時鐘信號以鎖存掃描數(shù)據(jù)信號，其中，第二主鎖存器的輸出端直接連接至第一主鎖存器的輸出端。從屬鎖存器耦接至第一、第二主鎖存器 的輸出端，并依據(jù)時鐘信號以鎖存第一、第二主鎖存器的輸出端上的信號以產(chǎn)生輸出信號。

基于上述，本發(fā)明藉由在第一主鎖存器前設(shè)置第一邏輯電路，并通過第一邏輯電路產(chǎn)生的第一控制信號以控制第一主鎖存器接收數(shù)據(jù)信號的時間點。如此一來，第一主鎖存器接收數(shù)據(jù)信號的時間點可直接依據(jù)時鐘信號的電壓電平的變化來控制，可有效降低觸發(fā)器電路設(shè)定時間的需求。更重要的，本發(fā)明的第一主鎖存器維持依據(jù)時鐘信號及選擇信號來鎖存數(shù)據(jù)信號，其時鐘端至輸出端的延遲(CK to Q delay)不會被增長。

為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳細(xì)說明如下。

附圖說明

圖1繪示本發(fā)明一實施例的觸發(fā)器電路的示意圖。

圖2繪示本發(fā)明實施例的觸發(fā)器電路圖。

圖3A及圖3B分別繪示本發(fā)明實施例中的邏輯電路的不同實施方式。

圖4繪示本發(fā)明實施例的第二主鎖存器的另一實施方式的電路圖。

【符號說明】

M311～M314、M321～M324、M51～M54：晶體管

INV11～I(xiàn)NV12、INV51～I(xiàn)NV53、INV21、INV22、INV31、INV32、INV41、INV411、INV421、INV511、INV521、INV522：反相器

TG11～TG12、TG21、TG22、TG23、TG31、TG32、TG521、TG522：傳輸門

200、300：觸發(fā)器電路

210、310：第一主鎖存器

220、320、520：第二主鎖存器

230、330：從屬鎖存器

240、340、510：邏輯電路

NR1、ND1、ND2、AD1、OR1：邏輯門

SEL：選擇信號

CK、CK1：時鐘信號

CKB、SELB、CTRL1B、CTRL2B：反相信號

D：數(shù)據(jù)信號

CTRL1、CTRL2：控制信號

SD：掃描數(shù)據(jù)信號

OE：輸出端

OUT：輸出信號

OUTB：反相輸出信號

DI：數(shù)據(jù)端

E1、E2：致能端

311、321、521：三態(tài)反相器

VDD：電源電壓

GND：參考接地端

具體實施方式

請參照圖1，圖1繪示本發(fā)明一實施例的觸發(fā)器電路的示意圖。觸發(fā)器電路200包括第一主鎖存器210、第二主鎖存器220、從屬鎖存器230以及邏輯電路240。邏輯電路240接收選擇信號SEL以及時鐘信號CK，通過針對選擇信號SEL以及時鐘信號CK進(jìn)行邏輯運算來產(chǎn)生控制信號CTRL1。第一主鎖存器210則耦接至邏輯電路240。第一主鎖存器210接收邏輯電路240產(chǎn)生的控制信號CTRL1，并接收數(shù)據(jù)信號D、時鐘信號CK以及選擇信號SEL。其中，第一主鎖存器210依據(jù)控制信號CTRL1來接收數(shù)據(jù)信號D，并依據(jù)時鐘信號CK及選擇信號SEL來鎖存數(shù)據(jù)信號D。

第二主鎖存器220接收選擇信號SEL、時鐘信號CK以及掃描數(shù)據(jù)信號SD。第二主鎖存器220依據(jù)選擇信號SEL以及時鐘信號CK以鎖存掃描數(shù)據(jù)信號SD。值得注意的是，第二主鎖存器220的輸出端直接連接至第一主鎖存器210的輸出端OE。

從屬鎖存器230耦接至第一、第二主鎖存器210、220的輸出端。從屬鎖存器230接收并依據(jù)時鐘信號CK以及選擇信號SEL來鎖存第一、第二主鎖存器210、220的輸出端上的信號以產(chǎn)生輸出信號OUT。

在動作細(xì)節(jié)方面，選擇信號SEL用來指示啟動第一主鎖存器210以及第二主鎖存器220的其中之一來進(jìn)行數(shù)據(jù)信號D或掃描數(shù)據(jù)信號SD的數(shù)據(jù)鎖存動作。舉例來說明，當(dāng)選擇信號SEL等于第一邏輯電平(例如邏輯低電平) 時，第一主鎖存器210被啟動以進(jìn)行數(shù)據(jù)信號D的數(shù)據(jù)鎖存動作，而第二主鎖存器220則被關(guān)閉不執(zhí)行數(shù)據(jù)鎖存動作。相對的，當(dāng)選擇信號SEL等于第二邏輯電平(例如邏輯高電平)時，第二主鎖存器220被啟動以進(jìn)行掃描數(shù)據(jù)信號SD的數(shù)據(jù)鎖存動作，而第一主鎖存器210則被關(guān)閉不執(zhí)行數(shù)據(jù)鎖存動作。

請注意，邏輯電路240針對選擇信號SEL以及時鐘信號CK進(jìn)行邏輯運算來產(chǎn)生控制信號CTRL?？刂菩盘朇TRL被提供至第一主鎖存器210以作為接收數(shù)據(jù)信號D的依據(jù)。相對于時鐘信號CK，選擇信號SEL會具有相對穩(wěn)定的邏輯電平，承上例，當(dāng)選擇信號SEL等于第一邏輯電平，而時鐘信號CK的邏輯電平逐漸由第二邏輯電平轉(zhuǎn)態(tài)至第一邏輯電平時。在當(dāng)時鐘信號CK的邏輯電平成為第一邏輯電平的瞬間，第一主鎖存器210可依據(jù)對應(yīng)產(chǎn)生的控制信號CTRL即時的接收數(shù)據(jù)信號D。并通過時鐘信號CK以及選擇信號SEL來進(jìn)行數(shù)據(jù)信號D的鎖存動作。如此一來，觸發(fā)器電路200的設(shè)定時間可以有效的被縮短。

在另一方面，本實施例中，進(jìn)行數(shù)據(jù)信號D鎖存動作的時鐘信號CK以及選擇信號SEL并沒有被變更，也因此，觸發(fā)器電路200的時鐘端至輸出端的延遲(CK to Q delay)不會被增長。

以下請參照圖2，圖2繪示本發(fā)明實施例的觸發(fā)器電路圖。觸發(fā)器電路300包括第一主鎖存器310、第二主鎖存器320、從屬鎖存器330以及邏輯電路340。在本實施例中，邏輯電路340包括邏輯門NR1以及ND1。其中，邏輯門NR1是一個或非門，邏輯門ND1則是一個與非門。邏輯門NR1接收選擇信號SEL以及時鐘信號CK1，邏輯門ND1則接收選擇信號SEL的反相信號SELB以及時鐘信號CK1的反相信號CKB。邏輯電路340在當(dāng)選擇信號SEL為邏輯低電平且時鐘信號CK1也轉(zhuǎn)態(tài)至邏輯低電平時，產(chǎn)生邏輯高電平的控制信號CTRL1以及邏輯低電平的控制信號CTRL1的反相信號CTRL1B。相對的，在選擇信號SEL及時鐘信號CK1非同時為邏輯低電平的其他狀態(tài)下，邏輯電路340則產(chǎn)生邏輯低電平的控制信號CTRL1以及邏輯高電平的反相信號CTRL1B。

第一主鎖存器310則包括三態(tài)反相器311、反相器INV11、INV12以及傳輸門TG11及TG12。三態(tài)反相器311具有數(shù)據(jù)端DI以及致能端E1及E2。數(shù)據(jù)端DI接收數(shù)據(jù)信號D，致能端E1及E2則分別接收控制信號CTRL1以 及CTRL1B。三態(tài)反相器311由晶體管M311～M314串接而成，其中，晶體管M311的第一端接收電源電壓VDD，其第二端耦接至晶體管M312的第一端，晶體管M311的控制端則為致能端E2。晶體管M312的第二端耦接至晶體管M313的第一端，晶體管M313的第二端耦接至晶體管M314的第一端，并且，晶體管M312及M313的控制端相互耦接至數(shù)據(jù)端DI。此外，晶體管M314的第二端耦接至參考接地端GND，且其控制端為致能端E1。

三態(tài)反相器311中，晶體管M312的第二端為三態(tài)反相器311的輸出端。三態(tài)反相器311的輸出端另耦接至反相器INV11的輸入端，反相器INV11的輸出端則耦接至傳輸門TG11的輸入端。另外，傳輸門TG11的輸出端即為第一主鎖存器310的輸出端OE，且耦接至反相器INV12的輸入端。反相器INV12的輸出端則耦接至傳輸門TG12的輸入端，且傳輸門TG12的輸出端耦接至反相器INV11的輸入端。傳輸門TG11依據(jù)選擇信號SEL及其反相信號SELB以導(dǎo)通或斷開，傳輸門TG12則依據(jù)時鐘信號CK1及其反相信號CKB以導(dǎo)通或斷開。

在動作細(xì)節(jié)上，當(dāng)選擇信號SEL維持邏輯低電平，且時鐘信號CK1轉(zhuǎn)態(tài)至邏輯低電平的瞬間，邏輯電路340產(chǎn)生邏輯高電平的控制信號CTRL1及其反相信號CTRL1B。在此同時，三態(tài)反相器311可接收數(shù)據(jù)端DI上的數(shù)據(jù)信號D，并將數(shù)據(jù)信號D傳送至第一主鎖存器310的內(nèi)部，也就是反相器INV11的輸入端。同時，通過被導(dǎo)通的傳輸門TG11以及反相器INV12，數(shù)據(jù)信號D可順利的在時鐘信號CK1轉(zhuǎn)態(tài)為邏輯高電平時，完成數(shù)據(jù)信號D的鎖存動作。

值得注意的是，相較于已知技術(shù)，本實施例的三態(tài)反相器311的輸出端直接連接至反相器INV11，其間并沒有設(shè)置傳輸門，可以減少數(shù)據(jù)端DI及第一主鎖存器310的輸出端OE間的電路元件，可以有效減少數(shù)據(jù)信號D的在其間所發(fā)生的傳輸延遲。另外，通過邏輯電路340來整合選擇信號SEL以及時鐘信號CK1以產(chǎn)生控制信號CTRL1，并藉由控制信號CTRL1來控制三態(tài)反相器311接收數(shù)據(jù)信號D的時間點，可有效降低設(shè)定時間的需求。

附帶一提的，本實施例中，通過串接的反相器INV51、INV52，反相信號CKB以及時鐘信號CK1可依據(jù)時鐘信號CK依序被產(chǎn)生。而通過反相器INV53，反相信號SELB可依據(jù)選擇信號SEL來產(chǎn)生。

關(guān)于第二主鎖存器320，第二主鎖存器320包括三態(tài)反相器321、反相器INV21、INV22以及傳輸門TG21、TG22及TG23。三態(tài)反相器321由晶體管 M321～M324串接而成，其中，晶體管M321的第一端接收電源電壓VDD，其第二端耦接至晶體管M322的第一端，晶體管M321的控制端接收選擇信號SEL的反相信號SELB。晶體管M322的第二端耦接至晶體管M323的第一端，晶體管M323的第二端耦接至晶體管M324的第一端，并且，晶體管M322及M323的控制端相互耦接以接收掃描數(shù)據(jù)信號SD。此外，晶體管M324的第二端耦接至參考接地端GND，且其控制端接收選擇信號SEL。

晶體管M322的第二端形成三態(tài)反相器321的輸出端，三態(tài)反相器321的輸出端并耦接至傳輸門TG21的輸入端。另外，傳輸門TG21的輸出端耦接至反相器INV21的輸入端，反相器INV21的輸出端則耦接至傳輸門TG22的輸入端。傳輸門TG22的輸出端耦接至反相器INV22的輸入端，并成為第二主鎖存器320的輸出端。在此，第二主鎖存器320的輸出端與第一主鎖存器310的輸出端OE是直接連接的。另外，反相器INV22的輸出端耦接至傳輸門TG23的輸入端，傳輸門TG23的輸出端則耦接至傳輸門TG21的輸出端。在本實施中，傳輸門TG21、TG23受控于時鐘信號CK1以導(dǎo)通或斷開，且傳輸門TG21、TG23的導(dǎo)通或斷開狀態(tài)相反。傳輸門TG22則受控于選擇信號SEL以導(dǎo)通或斷開。

關(guān)于從屬鎖存器330，從屬鎖存器330包括傳輸門TG31、TG32以及反相器INV31、INV32。傳輸門TG31的輸入端耦接至第一主鎖存器310的輸出端OE，傳輸門TG31的輸出端耦接至反相器INV31的輸入端。反相器INV31的輸出端耦接至反相器INV32的輸入端，反相器INV32的輸出端耦接至傳輸門TG32的輸入端，TG32的輸出端則耦接至傳輸門TG31的輸出端。其中，傳輸門TG31、TG32受控于時鐘信號CK1以導(dǎo)通或斷開，且傳輸門TG31、TG32的導(dǎo)通或斷開狀態(tài)相反。反相器INV31的輸出端可以為從屬鎖存器330的輸出端并用以產(chǎn)生輸出信號OUT。

本實施例中，觸發(fā)器電路300可還包括反相器INV41。反相器INV41的輸入端接收輸出信號OUT并產(chǎn)生反相輸出信號OUTB。其中，反相輸出信號OUTB與所鎖存的數(shù)據(jù)信號D或掃描數(shù)據(jù)信號SD的邏輯電平是相同的。

接著請參照圖3A及圖3B，圖3A及圖3B分別繪示本發(fā)明實施例中的邏輯電路的不同實施方式。在圖3A中，邏輯電路410包括邏輯門ND2以及反相器INV411。邏輯門ND2為與非門，并接收反相信號SELB以及CKB。邏輯門ND2依據(jù)反相信號SELB以及CKB產(chǎn)生控制信號CTRL1的反相信號 CTRL1B。反相器INV411的輸入端耦接至邏輯門ND2的輸出端，并依據(jù)反相信號CTRL1B來產(chǎn)生控制信號CTRL1。

圖3B的邏輯電路420為圖3A的邏輯電路410的一種變形。其中的邏輯門AD1為與門。邏輯門AD1接收反相信號SELB以及CKB，并依據(jù)反相信號SELB以及CKB產(chǎn)生控制信號CTRL1。反相器INV421的輸入端耦接至邏輯門AD1的輸出端，并依據(jù)控制信號CTRL1產(chǎn)生反相控制信號CTRL1B。

由圖3A、圖3B的實施方式不難得知，本發(fā)明實施例的邏輯電路可以有多種不同的實施方式。本領(lǐng)域技術(shù)人員皆知道，相同的邏輯運算結(jié)果可以通過多種不同的邏輯門組合來完成。例如，與門可以利用或非門及多個反相器來取代，或門則可以利用與非門及多個反相器來取代。因此，圖3A、圖3B的實施方式并非本發(fā)明實施例的必要做法，不用來限制本發(fā)明的實施范圍。

以下請參照圖4，圖4繪示本發(fā)明實施例的第二主鎖存器的另一實施方式的示意圖。在圖4中，第二主鎖存器520前端另配置邏輯電路510。并且，相較于圖2的實施例，第二主鎖存器520中減少一個傳輸門的配置。在實施細(xì)節(jié)方面，邏輯電路510包括邏輯門OR1以及反相器INV51。邏輯門OR1為或門，并接收反相信號SELB以及時鐘信號CK1。邏輯門OR1并依據(jù)反相信號SELB以及時鐘信號CK1產(chǎn)生控制信號CTRL2的反相信號CTRL2B。反相器INV511的輸入端耦接至邏輯門OR1的輸出端，并依據(jù)反相信號CTRL2B產(chǎn)生控制信號CTRL2。

另外，第二主鎖存器520包括三態(tài)反相器521、反相器INV521、INV522以及傳輸門TG521及TG522。三態(tài)反相器521由四個晶體管M51～M54串接而成，其中，晶體管M52及M53的控制端接收掃描數(shù)據(jù)信號SD，晶體管M51及M54的控制端分別接收反相信號CTRL2B以及控制信號CTRL2。三態(tài)反相器521的輸出端耦接至反相器INV521的輸入端，反相器INV521的輸出端則耦接至傳輸門TG521的輸入端。傳輸門TG521的輸出端耦接至反相器INV522的輸入端并直接連接至第一主鎖存器的輸出端OE。反相器INV522的輸出端耦接至傳輸門TG522的輸入端，傳輸門TG522的輸出端則耦接至反相器INV521的輸入端。

在本實施方式中，通過邏輯電路510整合選擇信號SEL以及時鐘信號CK1，可使觸發(fā)器電路在針對掃描數(shù)據(jù)信號SD進(jìn)行數(shù)據(jù)鎖存動作時，其所需的設(shè)定時間同樣可以有效的降低，進(jìn)一步提升觸發(fā)器電路的工作效率。

綜上所述，本發(fā)明通過在第一主鎖存器前端設(shè)置邏輯電路，并利用邏輯電路整合選擇信號以及時鐘信號產(chǎn)生控制信號，再通過控制信號以控制第一主鎖存器接收數(shù)據(jù)信號的時間點，可有效降低觸發(fā)器電路所需的設(shè)定時間。并且，通過這樣的機(jī)制不會使觸發(fā)器電路所需要的時鐘端至輸出端間的時間延遲增加，有效提升觸發(fā)器電路的工作效率。

雖然本發(fā)明已以實施例公開如上，然其并非用以限定本發(fā)明，本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，故本發(fā)明的保護(hù)范圍當(dāng)視所附權(quán)利要求書界定范圍為準(zhǔn)。