本發(fā)明涉及一種電路接口系統(tǒng)，尤其是一種用于DDS數(shù)字內(nèi)核與數(shù)模轉(zhuǎn)換器的電路接口系統(tǒng)，屬于微電子的技術(shù)領(lǐng)域。

背景技術(shù)：

直接數(shù)字頻率合成器(DDS)芯片是一種高速數(shù)模混合集成電路，其內(nèi)部集成了DDS數(shù)字內(nèi)核電路和數(shù)模轉(zhuǎn)換器電路，由DDS內(nèi)核產(chǎn)生數(shù)字信號，經(jīng)由數(shù)模轉(zhuǎn)換器轉(zhuǎn)換成模擬信號輸出。對于高速直接數(shù)字頻率合成器(DDS)電路，為了減輕數(shù)字處理電路的壓力，常采用多路并行數(shù)據(jù)架構(gòu)，即由DDS數(shù)字內(nèi)核運算產(chǎn)生多路并行數(shù)據(jù)，輸入至數(shù)模轉(zhuǎn)換器經(jīng)譯碼等處理后再合成為一路數(shù)據(jù)，驅(qū)動數(shù)模轉(zhuǎn)換器的開關(guān)電路輸出模擬信號。

目前，主流的架構(gòu)包括單路、雙路以及四路等并行架構(gòu)，例如對于一款4GSPS輸入率的DDS電路，采用四路并行架構(gòu)，由DDS數(shù)字內(nèi)核運算產(chǎn)生四路1GSPS的并行數(shù)據(jù)輸入至數(shù)模轉(zhuǎn)換器電路，經(jīng)數(shù)模轉(zhuǎn)換器電路譯碼處理后再合成為一路4GSPS輸入率的數(shù)據(jù)，驅(qū)動數(shù)模轉(zhuǎn)器開關(guān)電路輸出相應(yīng)的模擬信號，這樣DDS數(shù)字內(nèi)核和數(shù)模轉(zhuǎn)換器譯碼器等數(shù)字邏輯電路的設(shè)計要求由4GSPS降低至1GSPS輸入率，降低了設(shè)計難度，并能實現(xiàn)更高速度的DDS芯片。

采用上述多路并行數(shù)據(jù)架構(gòu)的DDS芯片難點之一就是DDS數(shù)字內(nèi)核與數(shù)模轉(zhuǎn)換器電路的數(shù)據(jù)接口問題，與單路數(shù)據(jù)相比，多路并行數(shù)據(jù)需要將多路高速并行數(shù)據(jù)按次序輸入至數(shù)模轉(zhuǎn)換器中，如果接口系統(tǒng)設(shè)計不好容易出現(xiàn)數(shù)據(jù)次序混亂，從而影響后面的多路數(shù)據(jù)合成，產(chǎn)生輸出信號錯誤。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種用于DDS數(shù)字內(nèi)核與數(shù)模轉(zhuǎn)換器的電路接口系統(tǒng)，其結(jié)構(gòu)緊湊，保證由DDS內(nèi)核產(chǎn)生的四路高速并行數(shù)據(jù)能夠按序傳輸至數(shù)模轉(zhuǎn)換器，安全可靠。

按照本發(fā)明提供的技術(shù)方案，所述用于DDS數(shù)字內(nèi)核與數(shù)模轉(zhuǎn)換器的電路接口系統(tǒng)，包括DDS內(nèi)核以及DAC內(nèi)核；還包括用于連接DDS內(nèi)核與DAC內(nèi)核連接的內(nèi)核接口電路，所述內(nèi)核接口電路包括第一數(shù)據(jù)控制級、第二數(shù)據(jù)控制級以及第三數(shù)據(jù)控制級，第一數(shù)據(jù)控制級與DDS內(nèi)核連接，第一數(shù)據(jù)控制級通過第二數(shù)據(jù)控制級與第三數(shù)據(jù)控制級連接，第三數(shù)據(jù)控制級與DAC內(nèi)核連接；

第一數(shù)據(jù)控制級接收DDS內(nèi)核產(chǎn)生的四路并行數(shù)據(jù)以及DDS內(nèi)核產(chǎn)生的第一內(nèi)核時鐘，以在第一內(nèi)核時鐘作用下，消除四路并行數(shù)據(jù)間的延遲后，將所述四路并行數(shù)據(jù)傳輸至第二數(shù)據(jù)控制級；

第二數(shù)據(jù)控制級接收第一數(shù)據(jù)控制級傳輸?shù)乃穆凡⑿袛?shù)據(jù)后，在DDS內(nèi)核產(chǎn)生的第一內(nèi)核時鐘以及第二內(nèi)核時鐘作用下，將四路并行數(shù)據(jù)分為兩組相位相差180°的數(shù)據(jù)，并傳輸至第三數(shù)據(jù)控制級內(nèi)，其中，第一內(nèi)核時鐘、第二內(nèi)核時鐘為相位相差180°的兩相時鐘；

第三數(shù)據(jù)控制級接收第二數(shù)據(jù)控制級傳輸?shù)膬山M相位相差180°的數(shù)據(jù)后，在四路相差90°相位的分頻電路時鐘作用下，將四路并行數(shù)據(jù)按90°相位差依次傳輸至DAC內(nèi)核內(nèi)。

所述第一數(shù)據(jù)控制級包括第一級第一數(shù)據(jù)寄存器、第一級第二數(shù)據(jù)寄存器、第一級第三數(shù)據(jù)寄存器以及第一級第四數(shù)據(jù)寄存器，第一級第一數(shù)據(jù)寄存器的輸入端接收DDS內(nèi)核產(chǎn)生的第一路數(shù)據(jù)，第一級第二數(shù)據(jù)寄存器的輸入端接收DDS內(nèi)核產(chǎn)生的第二路數(shù)據(jù)，第一級第三數(shù)據(jù)寄存器的輸入端接收DDS內(nèi)核產(chǎn)生的第三路數(shù)據(jù)，第一級第四數(shù)據(jù)寄存器的輸入端接收DDS內(nèi)核產(chǎn)生的第四路數(shù)據(jù)；

第一級第一數(shù)據(jù)寄存器、第一級第二數(shù)據(jù)寄存器、第一級第三數(shù)據(jù)寄存器以及第一級第四數(shù)據(jù)寄存器相對應(yīng)的時鐘端均接收DDS內(nèi)核產(chǎn)生的第一內(nèi)核時鐘，且第一級第一數(shù)據(jù)寄存器、第一級第二數(shù)據(jù)寄存器、第一級第三數(shù)據(jù)寄存器以及第一級第四數(shù)據(jù)寄存器均為上升沿觸發(fā)寄存器。

所述第二數(shù)據(jù)控制級包括第二級第一數(shù)據(jù)寄存器、第二級第二數(shù)據(jù)寄存器、第二級第三數(shù)據(jù)寄存器以及第二級第四數(shù)據(jù)寄存器；

第二級第一數(shù)據(jù)寄存器的輸入端與第一級第一數(shù)據(jù)寄存器的輸出端連接，第二級第二數(shù)據(jù)寄存器的輸入端與第一級第二數(shù)據(jù)寄存器的輸出端連接，第二級第三數(shù)據(jù)寄存器的輸入端與第一級第三數(shù)據(jù)寄存器的輸出端連接，第二級第四數(shù)據(jù)寄存器的輸入端與第一級第四數(shù)據(jù)寄存器的輸出端連接；

第二級第一數(shù)據(jù)寄存器的時鐘端、第二級第二數(shù)據(jù)寄存器的時鐘端接收DDS內(nèi)核產(chǎn)生的第二內(nèi)核時鐘，第二級第三數(shù)據(jù)寄存器的時鐘端、第二級第四數(shù)據(jù)寄存器的時鐘端接收DDS內(nèi)核產(chǎn)生的第一內(nèi)核時鐘；第二級第一數(shù)據(jù)寄存器、第二級第二數(shù)據(jù)寄存器、第二級第三數(shù)據(jù)寄存器以及第二級第四數(shù)據(jù)寄存器均為上升沿觸發(fā)寄存器。

所述第三數(shù)據(jù)控制級包括DLL電路、四分頻電路、第三級第一數(shù)據(jù)寄存器、第三級第二數(shù)據(jù)寄存器、第三級第三數(shù)據(jù)寄存器以及第三級第四數(shù)據(jù)寄存器；

DLL電路的一輸入端以及第三級第一數(shù)據(jù)寄存器的輸入端均與第二級第一數(shù)據(jù)寄存器的輸出端連接，第三級第二數(shù)據(jù)寄存器的輸入端與第二級第二數(shù)據(jù)寄存器的輸出端連接，第三級第三數(shù)據(jù)寄存器的輸入端與第二級第三數(shù)據(jù)寄存器的輸出端連接，第三級第四數(shù)據(jù)寄存器的輸入端與第二級第四數(shù)據(jù)寄存器的輸出端連接；

所述四分頻電路能產(chǎn)生第一分頻電路時鐘、第二分頻電路時鐘、第三分頻電路時鐘以及第四分頻電路時鐘，第二分頻電路時鐘與第一分頻電路時鐘相位相差90°，第三分頻電路時鐘與第二分頻電路時鐘相位相差90°，第四分頻電路時鐘與第三分頻電路時鐘相位相差90°；

第一分頻電路時鐘與DLL電路的另一輸入端以及第三級第一數(shù)據(jù)寄存器的時鐘端連接，DLL電路的輸出端與四分頻電路的輸入端連接；第三級第二數(shù)據(jù)寄存器的時鐘端接收四分頻電路產(chǎn)生的第二分頻電路時鐘，第三級第三數(shù)據(jù)寄存器的時鐘端接收四分頻電路產(chǎn)生的第三分頻電路時鐘，第三級第四數(shù)據(jù)寄存器的時鐘端接收四分頻電路產(chǎn)生的第四分頻電路時鐘；

第三級第一數(shù)據(jù)寄存器的輸出端、第三級第二數(shù)據(jù)寄存器的輸出端、第三級第三數(shù)據(jù)寄存器的輸出端以及第三級第四數(shù)據(jù)寄存器的輸出端均與DAC內(nèi)核連接；

第三級第一數(shù)據(jù)寄存器、第三級第二數(shù)據(jù)寄存器、第三級第三數(shù)據(jù)寄存器以及第三級第四數(shù)據(jù)寄存器均為上升沿觸發(fā)寄存器。

本發(fā)明的優(yōu)點：DDS內(nèi)核產(chǎn)生的四路并行數(shù)據(jù)經(jīng)第一數(shù)據(jù)控制級、第二數(shù)據(jù)控制級以及第三數(shù)據(jù)控制級傳輸至DAC內(nèi)核內(nèi)，通過DDS內(nèi)核產(chǎn)生的第一內(nèi)核時鐘、第二內(nèi)核時鐘以及四分頻電路產(chǎn)生的第一分頻電路時鐘、第二分頻電路時鐘、第三分頻電路時鐘以及第四分頻電路時鐘作用，使得四路并行數(shù)據(jù)能依次傳輸至DAC內(nèi)核內(nèi)，以第一路數(shù)據(jù)進入DAC內(nèi)核的相位為基準(0°)，則第二數(shù)據(jù)進入DAC內(nèi)核的相位為90°，第三路數(shù)據(jù)進入DAC內(nèi)核的相位為180°，第四路數(shù)據(jù)進入DAC內(nèi)核的相位為270°，從而使得四路數(shù)據(jù)在數(shù)模轉(zhuǎn)換器內(nèi)有效合并成一路數(shù)據(jù)，確保合成數(shù)據(jù)的精度，安全可靠。

附圖說明

圖1為本發(fā)明的結(jié)構(gòu)框圖。

圖2為本發(fā)明第一數(shù)據(jù)控制級的工作時序圖。

圖3為本發(fā)明第二數(shù)據(jù)控制級的工作時序圖。

圖4為本發(fā)明第三數(shù)據(jù)控制級的工作時序圖。

附圖標記說明：1-DDS內(nèi)核、2-DAC內(nèi)核、3-第一數(shù)據(jù)控制級、4-第二數(shù)據(jù)控制級、5-第三數(shù)據(jù)控制級、6-第一級第一數(shù)據(jù)寄存器、7-第一級第二數(shù)據(jù)寄存器、8-第一級第三數(shù)據(jù)寄存器、9-第一級第四數(shù)據(jù)寄存器、10-第二級第一數(shù)據(jù)寄存器、11-第二級第二數(shù)據(jù)寄存器、12-第二級第三數(shù)據(jù)寄存器、13-第二級第四數(shù)據(jù)寄存器、14-第三級第一數(shù)據(jù)寄存器、15-第三級第二數(shù)據(jù)寄存器、16-第三級第三數(shù)據(jù)寄存器、17-第三級第四數(shù)據(jù)寄存器、18-DLL電路以及19-四分頻電路。

具體實施方式

下面結(jié)合具體附圖和實施例對本發(fā)明作進一步說明。

如圖1所示：為了保證由DDS內(nèi)核1產(chǎn)生的四路高速并行數(shù)據(jù)能夠按序傳輸至數(shù)模轉(zhuǎn)換器，本發(fā)明包括DDS內(nèi)核1以及DAC內(nèi)核2；還包括用于連接DDS內(nèi)核1與DAC內(nèi)核2連接的內(nèi)核接口電路，所述內(nèi)核接口電路包括第一數(shù)據(jù)控制級3、第二數(shù)據(jù)控制級4以及第三數(shù)據(jù)控制級5，第一數(shù)據(jù)控制級3與DDS內(nèi)核1連接，第一數(shù)據(jù)控制級3通過第二數(shù)據(jù)控制級4與第三數(shù)據(jù)控制級5連接，第三數(shù)據(jù)控制級5與DAC內(nèi)核2連接；

第一數(shù)據(jù)控制級3接收DDS內(nèi)核1產(chǎn)生的四路并行數(shù)據(jù)以及DDS內(nèi)核1產(chǎn)生的第一內(nèi)核時鐘，以在第一內(nèi)核時鐘作用下，消除四路并行數(shù)據(jù)間的延遲后，將所述四路并行數(shù)據(jù)傳輸至第二數(shù)據(jù)控制級4；

第二數(shù)據(jù)控制級4接收第一數(shù)據(jù)控制級3傳輸?shù)乃穆凡⑿袛?shù)據(jù)后，在DDS內(nèi)核1產(chǎn)生的第一內(nèi)核時鐘以及第二內(nèi)核時鐘作用下，將四路并行數(shù)據(jù)分為兩組相位相差180°的數(shù)據(jù)，并傳輸至第三數(shù)據(jù)控制級5內(nèi)，其中，第一內(nèi)核時鐘、第二內(nèi)核時鐘為相位相差180°的兩相時鐘；

第三數(shù)據(jù)控制級5接收第二數(shù)據(jù)控制級4傳輸?shù)膬山M相位相差180°的數(shù)據(jù)后，在四路相差90°相位的分頻電路時鐘作用下，將四路并行數(shù)據(jù)按90°相位差依次傳輸至DAC內(nèi)核2內(nèi)。

具體地，所述第一數(shù)據(jù)控制級3包括第一級第一數(shù)據(jù)寄存器6、第一級第二數(shù)據(jù)寄存器7、第一級第三數(shù)據(jù)寄存器8以及第一級第四數(shù)據(jù)寄存器9，第一級第一數(shù)據(jù)寄存器6的輸入端接收DDS內(nèi)核1產(chǎn)生的第一路數(shù)據(jù)，第一級第二數(shù)據(jù)寄存器7的輸入端接收DDS內(nèi)核1產(chǎn)生的第二路數(shù)據(jù)，第一級第三數(shù)據(jù)寄存器8的輸入端接收DDS內(nèi)核1產(chǎn)生的第三路數(shù)據(jù)，第一級第四數(shù)據(jù)寄存器9的輸入端接收DDS內(nèi)核1產(chǎn)生的第四路數(shù)據(jù)；

第一級第一數(shù)據(jù)寄存器6、第一級第二數(shù)據(jù)寄存器7、第一級第三數(shù)據(jù)寄存器8以及第一級第四數(shù)據(jù)寄存器9相對應(yīng)的時鐘端均接收DDS內(nèi)核1產(chǎn)生的第一內(nèi)核時鐘，且第一級第一數(shù)據(jù)寄存器6、第一級第二數(shù)據(jù)寄存器7、第一級第三數(shù)據(jù)寄存器8以及第一級第四數(shù)據(jù)寄存器9均為上升沿觸發(fā)寄存器。

本發(fā)明實施例中，第一內(nèi)核時鐘為180°時鐘，第二內(nèi)核時鐘為0°時鐘，第一數(shù)據(jù)控制級3的控制時序圖如圖2所示。圖2中，四路并行數(shù)據(jù)經(jīng)傳輸線(在集成電路芯片中為鋁線)輸入至第一數(shù)據(jù)控制級3內(nèi)，經(jīng)傳輸線傳輸后數(shù)據(jù)間會產(chǎn)生一定的延遲(優(yōu)化布局布線后的延遲一般較為輕微)，采用180度相位的第一內(nèi)核時鐘作為寄存器時鐘，保證了四路高速并行數(shù)據(jù)能夠正確輸入至第一數(shù)據(jù)控制級3內(nèi)，同時數(shù)據(jù)間的延遲經(jīng)第一級第一數(shù)據(jù)寄存器6、第一級第二數(shù)據(jù)寄存器7、第一級第三數(shù)據(jù)寄存器8以及第一級第四數(shù)據(jù)寄存器9緩存輸出后消失。

所述第二數(shù)據(jù)控制級4包括第二級第一數(shù)據(jù)寄存器10、第二級第二數(shù)據(jù)寄存器11、第二級第三數(shù)據(jù)寄存器12以及第二級第四數(shù)據(jù)寄存器13；

第二級第一數(shù)據(jù)寄存器10的輸入端與第一級第一數(shù)據(jù)寄存器6的輸出端連接，第二級第二數(shù)據(jù)寄存器11的輸入端與第一級第二數(shù)據(jù)寄存器7的輸出端連接，第二級第三數(shù)據(jù)寄存器12的輸入端與第一級第三數(shù)據(jù)寄存器8的輸出端連接，第二級第四數(shù)據(jù)寄存器13的輸入端與第一級第四數(shù)據(jù)寄存器13的輸出端連接；

第二級第一數(shù)據(jù)寄存器10的時鐘端、第二級第二數(shù)據(jù)寄存器11的時鐘端接收DDS內(nèi)核1產(chǎn)生的第二內(nèi)核時鐘，第二級第三數(shù)據(jù)寄存器12的時鐘端、第二級第四數(shù)據(jù)寄存器13的時鐘端接收DDS內(nèi)核1產(chǎn)生的第一內(nèi)核時鐘；第二級第一數(shù)據(jù)寄存器10、第二級第二數(shù)據(jù)寄存器11、第二級第三數(shù)據(jù)寄存器12以及第二級第四數(shù)據(jù)寄存器13均為上升沿觸發(fā)寄存器。

圖3為是第二數(shù)據(jù)控制級4的工作時序圖。四路并行數(shù)據(jù)經(jīng)第一數(shù)據(jù)控制級3傳輸至第二數(shù)據(jù)控制級4，第二數(shù)據(jù)控制級4內(nèi)的第二級第一數(shù)據(jù)寄存器10、第二級第二數(shù)據(jù)寄存器11、第二級第三數(shù)據(jù)寄存器12以及第二級第四數(shù)據(jù)寄存器13同樣由上升沿觸發(fā)寄存器組成，通過第一內(nèi)核時鐘、第二內(nèi)核時鐘分別控制緩存輸出，從而四路并行數(shù)據(jù)分兩組。

第二級第一數(shù)據(jù)寄存器10、第二級第二數(shù)據(jù)寄存器11采用第二內(nèi)核時鐘控制，第二級第三數(shù)據(jù)寄存器12以及第二級第四數(shù)據(jù)寄存器13采用第一內(nèi)核時鐘控制，由于第一內(nèi)核時鐘與第二內(nèi)核時鐘相位相差180°，從而將第一數(shù)據(jù)控制級3傳輸?shù)乃穆凡⑿袛?shù)據(jù)分成兩組，其中第二級第一數(shù)據(jù)寄存器10的輸出數(shù)據(jù)和第二級第二數(shù)據(jù)寄存器11輸出的數(shù)據(jù)為一組，第二級第三數(shù)據(jù)寄存器12輸出的數(shù)據(jù)和第二級第四數(shù)據(jù)寄存器13輸出的數(shù)據(jù)為第二組，兩組間按相位差180度錯開，輸入至第三數(shù)據(jù)控制級5。

所述第三數(shù)據(jù)控制級5包括DLL電路18、四分頻電路19、第三級第一數(shù)據(jù)寄存器14、第三級第二數(shù)據(jù)寄存器15、第三級第三數(shù)據(jù)寄存器16以及第三級第四數(shù)據(jù)寄存器17；

DLL電路18的一輸入端以及第三級第一數(shù)據(jù)寄存器14的輸入端均與第二級第一數(shù)據(jù)寄存器10的輸出端連接，第三級第二數(shù)據(jù)寄存器15的輸入端與第二級第二數(shù)據(jù)寄存器11的輸出端連接，第三級第三數(shù)據(jù)寄存器16的輸入端與第二級第三數(shù)據(jù)寄存器12的輸出端連接，第三級第四數(shù)據(jù)寄存器17的輸入端與第二級第四數(shù)據(jù)寄存器13的輸出端連接；

所述四分頻電路19能產(chǎn)生第一分頻電路時鐘、第二分頻電路時鐘、第三分頻電路時鐘以及第四分頻電路時鐘，第二分頻電路時鐘與第一分頻電路時鐘相位相差90°，第三分頻電路時鐘與第二分頻電路時鐘相位相差90°，第四分頻電路時鐘與第三分頻電路時鐘相位相差90°；

第一分頻電路時鐘與DLL電路18的另一輸入端以及第三級第一數(shù)據(jù)寄存器14的時鐘端連接，DLL電路18的輸出端與四分頻電路19的輸入端連接；第三級第二數(shù)據(jù)寄存器15的時鐘端接收四分頻電路19產(chǎn)生的第二分頻電路時鐘，第三級第三數(shù)據(jù)寄存器16的時鐘端接收四分頻電路19產(chǎn)生的第三分頻電路時鐘，第三級第四數(shù)據(jù)寄存器17的時鐘端接收四分頻電路19產(chǎn)生的第四分頻電路時鐘；

第三級第一數(shù)據(jù)寄存器14的輸出端、第三級第二數(shù)據(jù)寄存器15的輸出端、第三級第三數(shù)據(jù)寄存器16的輸出端以及第三級第四數(shù)據(jù)寄存器17的輸出端均與DAC內(nèi)核2連接；

第三級第一數(shù)據(jù)寄存器14、第三級第二數(shù)據(jù)寄存器15、第三級第三數(shù)據(jù)寄存器16以及第三級第四數(shù)據(jù)寄存器17均為上升沿觸發(fā)寄存器。

圖4為第三數(shù)據(jù)控制級5的工作時序圖。四分頻電路19產(chǎn)生的第一分頻電路時鐘為0°相位時鐘，第二分頻電路時鐘為90°相位時鐘，第三分頻電路時鐘為180°相位時鐘，第四分頻電路時鐘為270°相位時鐘，第一分頻電路時鐘輸入第三級第一數(shù)據(jù)寄存器14的時鐘端，第二分頻電路時鐘輸入第三級第二數(shù)據(jù)寄存器15的時鐘端，第三分頻電路時鐘輸入第三級第三數(shù)據(jù)寄存器16的時鐘端，第四分頻電路時鐘輸入第四級第四數(shù)據(jù)寄存器17的時鐘端，從而能將四路并行數(shù)據(jù)按90°相位差依次輸入DAC內(nèi)核2內(nèi)。

與第一數(shù)據(jù)控制級3和第二數(shù)據(jù)控制級4不同的是，第三數(shù)據(jù)控制級5內(nèi)寄存器時鐘由數(shù)模轉(zhuǎn)換器內(nèi)部四分頻電路19提供，與數(shù)據(jù)不同源，時鐘與數(shù)據(jù)間的相位差不可控，為保證上述四相時鐘與數(shù)據(jù)間的匹配性，加入了一個DLL(Delay-Locked Loop，延遲鎖相環(huán))電路18，其輸入端為第一路數(shù)據(jù)和第一分頻電路時鐘，通過控制并鎖定兩者間的相位信息，反饋至四分頻電路19內(nèi)，以調(diào)整第一分頻電路時鐘、第二分頻電路時鐘、第三分頻電路時鐘以及第四分頻電路時鐘間的延遲，從而調(diào)整第一分頻電路時鐘、第二分頻電路時鐘、第三分頻電路時鐘以及第四分頻電路時鐘與數(shù)據(jù)間的相位差，保證數(shù)據(jù)正確輸入至第三數(shù)據(jù)控制級5內(nèi)。

本發(fā)明DDS內(nèi)核1產(chǎn)生的四路并行數(shù)據(jù)經(jīng)第一數(shù)據(jù)控制級3、第二數(shù)據(jù)控制級4以及第三數(shù)據(jù)控制級5傳輸至DAC內(nèi)核2內(nèi)，通過DDS內(nèi)核1產(chǎn)生的第一內(nèi)核時鐘、第二內(nèi)核時鐘以及四分頻電路19產(chǎn)生的第一分頻電路時鐘、第二分頻電路時鐘、第三分頻電路時鐘以及第四分頻電路時鐘作用，使得四路并行數(shù)據(jù)能依次傳輸至DAC內(nèi)核2內(nèi)，以第一路數(shù)據(jù)進入DAC內(nèi)核2的相位為基準(0°)，則第二數(shù)據(jù)進入DAC內(nèi)核2的相位為90°，第三路數(shù)據(jù)進入DAC內(nèi)核2的相位為180°，第四路數(shù)據(jù)進入DAC內(nèi)核2的相位為270°，從而使得四路數(shù)據(jù)在數(shù)模轉(zhuǎn)換器內(nèi)有效合并成一路數(shù)據(jù)，確保合成數(shù)據(jù)的精度，安全可靠。

以上所述的具體實施例，對本發(fā)明的目的和技術(shù)方案等方面進行了進一步的詳述，以上具體實施例并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。