專利名稱：低壓工作的觸發(fā)器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種觸發(fā)器電路，尤其是具有發(fā)射極耦合邏輯電路(ECL)結(jié)構(gòu)的觸發(fā)器電路。
通常，觸發(fā)器電路(以下簡(jiǎn)稱F/F電路)是由各自具有恒定電流源的主側(cè)和伺服側(cè)閂鎖/保持電路構(gòu)成。
圖8所示是一個(gè)F/F電路示意圖，表示現(xiàn)有的此類電路的一個(gè)例子。圖8所示的F/F電路包括有一個(gè)連接于用來(lái)輸入原數(shù)據(jù)信號(hào)和補(bǔ)充數(shù)據(jù)信號(hào)的數(shù)據(jù)輸入端71和72的主側(cè)閂鎖/保持電路1和連接于主側(cè)閂鎖/保持電路1的輸出側(cè)并在數(shù)據(jù)輸出端75-76輸出原數(shù)據(jù)信號(hào)和補(bǔ)充數(shù)據(jù)信號(hào)的一個(gè)伺服側(cè)閂鎖/保持電路2。該電路進(jìn)一步還包括受提供給時(shí)鐘輸入端73和74的正相和負(fù)相時(shí)鐘驅(qū)動(dòng)的晶體管31和32、包括用來(lái)向晶體管31和32提供恒定電流的恒流源54和55。主側(cè)閂鎖/保持電路，包括構(gòu)成所謂吉爾伯特(Gilbert)單元的晶體管11和14、晶體管12和13、晶體管27和28，包括負(fù)載電阻41與42和恒流源51。伺服側(cè)閂鎖/保持電路2是由包括晶體管15-18、晶體管29與30的吉爾伯特單元、負(fù)載電阻43與44以及恒流源53構(gòu)成。
在此F/F電路中，原輸入數(shù)據(jù)信號(hào)和補(bǔ)充輸入數(shù)據(jù)信號(hào)分別通過(guò)數(shù)據(jù)輸入端71和72輸入到構(gòu)成一個(gè)差分對(duì)的晶體管11和14的基極。并且，晶體管15和18的基極分別連接于晶體管13與14的集電極和晶體管11與12的集電極，主側(cè)閂鎖/保持電路1的正相和負(fù)相數(shù)據(jù)輸出就是分別輸出到晶體管15和18的基極。此外，正相和負(fù)相輸入時(shí)鐘分別通過(guò)時(shí)鐘輸入端74與73和由晶體管32、31、恒流源55、54構(gòu)成的射極跟隨器被輸入到晶體管27與30和晶體管28與29的基極。所以，主側(cè)閂鎖/保持電路，和伺服側(cè)閂鎖/保持電路2分別重復(fù)彼此相反的操作，并在數(shù)據(jù)輸出端75和76輸出正相和負(fù)相輸出數(shù)據(jù)。
在操作中，當(dāng)輸送給輸入端73的正相時(shí)鐘為高電位(H)，并且輸送給時(shí)鐘輸入端74的負(fù)相時(shí)鐘為低電位(L)時(shí)，則晶體管27和30將被開通，而晶體管28和29將被關(guān)斷。所以，主側(cè)閂鎖/保持電路1成為保持狀態(tài)，伺服側(cè)閂鎖/保持電路2成為閂鎖狀態(tài)。
當(dāng)時(shí)鐘輸入端73變?yōu)榈碗娢?L)，而時(shí)鐘輸入端74變?yōu)楦唠娢?H)，晶體管27和30關(guān)斷，而晶體管28和29開通。這種情況下，主側(cè)閂鎖/保持電路1成為閂鎖狀態(tài)，伺服側(cè)閂鎖/保持電路2成為保持狀態(tài)。
按此方式，上述F/F電路通過(guò)重復(fù)主側(cè)閂鎖/保持電路，和伺服側(cè)閂鎖/保持電路2的彼此相反的操作來(lái)進(jìn)行觸發(fā)器操作。構(gòu)成射極跟隨器的晶體管31和32被用來(lái)為輸送給晶體管27-30的時(shí)鐘信號(hào)建立一個(gè)電平，使這些晶體管的基極一發(fā)射極電壓(Vbe)低于晶體管11-14和晶體管15-18的基極一發(fā)射極電壓(Vbe)。
具體而言，上述F/F電路工作在電源電壓為2.45V(＝2Vbe+Vsat+Vrcs)的條件下，其中Vbe是一個(gè)雙極晶體管的開通電壓，為0.9V；Vsat是電流源晶體管的飽和電壓，為0.4V；Vrcs是一個(gè)射極電阻兩端的電壓，為0.25V。
此外，號(hào)碼為平7-30405的日本專利公開文獻(xiàn)公開了一個(gè)在1.8V量級(jí)的電源電壓下工作的一個(gè)類似的F/F電路，如圖9所示。
圖9所示的F/F電路包括由晶體管11-14構(gòu)成的一個(gè)主側(cè)閂鎖/保持電路1、負(fù)載電阻41和42、構(gòu)成恒流源的晶體管21和22、類似地由晶體管15-18構(gòu)成的一個(gè)伺服側(cè)閂鎖/保持電路2、負(fù)載電阻43和44、構(gòu)成一個(gè)恒流源的晶體管23和24、作為時(shí)鐘輸入開關(guān)晶體管的晶體管31和32、電平移動(dòng)電阻49和50、以及按二極管方式連接的晶體管25和26。
在工作中，由各自的時(shí)鐘輸入端輸入的正相和負(fù)相時(shí)鐘信號(hào)的電平通過(guò)晶體管31和32，在電阻49和50的影響下發(fā)生移動(dòng)，并分別決定晶體管25和26的基極電位。
在此情況下，如果電阻49和50的阻值按如下條件設(shè)值，即，使得當(dāng)時(shí)鐘輸入端73為高電位而時(shí)鐘輸入端74為低電位時(shí)，晶體管25開通而晶體管26關(guān)斷，那么，與晶體管25一起構(gòu)成一個(gè)電流反射器的晶體管22和23將被開通，與晶體管26一起構(gòu)成一個(gè)電流反射器(Current mirror)的晶體管21和24將被關(guān)斷。所以，主側(cè)閂鎖/保持電路1將成為保持狀態(tài)，伺服側(cè)閂鎖/保持電路2成為閂鎖狀態(tài)。
另一方面，當(dāng)時(shí)鐘輸入端73為低電位而時(shí)鐘輸入端74為高電位時(shí)，主側(cè)閂鎖/保持電路1成為閂鎖狀態(tài)，伺服側(cè)閂鎖/保持電路2成為保持狀態(tài)。
以這種方式，通過(guò)主側(cè)閂鎖/保持電路1和伺服側(cè)閂鎖/保持電路2的交替操作進(jìn)行觸發(fā)器操作。進(jìn)一步講，由于這樣的F/F電路具有包括晶體管31與32和晶體管25與26的二階垂直結(jié)構(gòu)，這些晶體管構(gòu)成時(shí)鐘輸入電路，它的低壓工作是在2Vbe電壓條件下，即最小在1.8量級(jí)。換言之，由于時(shí)鐘輸入端73和74包括射極跟隨器，射極跟隨器的輸出通過(guò)電阻49和50輸出給集電極與基極作短路連接的晶體管25和26，并且這些晶體管的排列構(gòu)成二階垂直結(jié)構(gòu)，使得該電路難以在電源電壓77低于1.8V的條件下工作。
近年，靠電池驅(qū)動(dòng)的便攜通訊設(shè)備日益普遍，用在這類設(shè)備中的F/F電路要求在低壓下工作。為此，另外一種F/F電路被公開在號(hào)碼為平2-21717的日本專利公開文獻(xiàn)或號(hào)碼為4,977,335的美國(guó)專利中，該電路如

圖10所示。
該電路包括一個(gè)由晶體管11-14構(gòu)成的主側(cè)閂鎖/保持電路2a；負(fù)載電阻41和42；恒流源56和57；類似地由晶體管15-18構(gòu)成的伺服側(cè)閂鎖/保持電路2a；負(fù)載電阻43和44；恒流源58和59；作為接收這些閂鎖/保持電路1a和2a的恒流源56-59所供給的電流的通道的大晶體管33-36；由基極分別連接于時(shí)鐘輸入端74和73的晶體管19和20構(gòu)成的一個(gè)差分放大電路8；負(fù)載電阻45和46；以及一個(gè)恒流源51。晶體管33-36中每一個(gè)的大小是四倍于晶體管11-14、晶體管15-18、晶體管19或晶體管20的大小。
在這個(gè)F/F電路中，從各個(gè)時(shí)鐘輸入端73和74輸入的正相和負(fù)相時(shí)鐘信號(hào)經(jīng)差分放大電路8的放大之后被輸送給大晶體管33-36。首先，當(dāng)時(shí)鐘輸入端73為高電位而時(shí)鐘輸入端74為低電位時(shí)，晶體管33和34開通而晶體管35和36關(guān)斷。在其它晶體管中，由于恒流源57的電流注入晶體管33，晶體管11和14關(guān)斷。另外，由于在這種情況下晶體管36已被關(guān)斷，晶體管12和13被開通。所以，主側(cè)閂鎖/保持電路1a成為保持狀態(tài)。進(jìn)一步講，由于恒流源58的電流流入晶體管34，晶體管16和17關(guān)斷。類似上述情況，由于晶體管35已處于關(guān)斷狀態(tài)，晶體管15和18將會(huì)開通。所以，伺服側(cè)閂鎖/保持電路2a成為閂鎖狀態(tài)。
反過(guò)來(lái)，當(dāng)時(shí)鐘輸入端73為低電位，時(shí)鐘輸入端為高電位時(shí)，主側(cè)閂鎖/保持電路1a成為閂鎖狀態(tài)，伺服側(cè)閂鎖/保持電路2a成為保持狀態(tài)。
因?yàn)橹鱾?cè)閂鎖/保持電路1a和伺服側(cè)閂鎖/保持電路2a重復(fù)它們的交替操作，這樣的F/F電路也能進(jìn)行觸發(fā)器操作。實(shí)際上，使用四倍大小于其它晶體管的晶體管33-36的目的是為了使時(shí)鐘信號(hào)與數(shù)據(jù)信號(hào)相比成為強(qiáng)制性的。
這樣，由于所有的晶體管，即晶體管11-18、晶體管33和34、晶體管19和20，都具有垂直一階結(jié)構(gòu)，圖10所示的F/F電路有可能在電源電壓為1V或以下的條件下工作。但是，因?yàn)闀r(shí)鐘信號(hào)是強(qiáng)制性的，必須通過(guò)改變晶體管的大小將時(shí)鐘信號(hào)的高電平設(shè)定在明顯高于數(shù)據(jù)信號(hào)的高電平60mv量級(jí)的數(shù)值上。
如上所述，人們已經(jīng)設(shè)計(jì)了各種各樣的F/F電路。但是，圖8中所示的F/F電路存在一個(gè)缺點(diǎn)，由于它使用了由晶體管和連接于晶體管的發(fā)射極的電阻構(gòu)成的電流源，具有垂直二階結(jié)構(gòu)，它不可能使用2.46V或以下的電源。
而另一方面圖9所示的F/F電路的缺點(diǎn)是，由于它除了包含有連接于數(shù)據(jù)輸入端71與72的主側(cè)閂鎖/保持電路1和連接于主側(cè)閂鎖/保持電路1的輸出側(cè)的伺服閂鎖/保持電路2之外，它還包含由晶體管31和32在時(shí)鐘輸入端73和74一側(cè)構(gòu)成的射極跟隨器，時(shí)鐘輸出通過(guò)電阻49和50分別輸送給集電極與基極相連的晶體管25和26，并且主側(cè)、伺服側(cè)閂鎖1和2為晶體管21-24與晶體管25、31、晶體管26、32按照垂直二階結(jié)構(gòu)排列，所以，它不可能在低至1.8V或更低的低電壓下工作。
圖10所示的F/F電路可以在低至1V量級(jí)的電壓下工作。但是，由于為了使時(shí)鐘信號(hào)成為強(qiáng)制性的，晶體管33-36中每一個(gè)的發(fā)射極面積都10倍于一般晶體管的發(fā)射極面積，在由主側(cè)閂鎖/保持電路1a或伺服側(cè)閂鎖/保持電路2a與晶體管33-36組成的差分電路中，數(shù)據(jù)信號(hào)的閾值電壓高出時(shí)鐘信號(hào)的閾值電壓60mv(＝26mv×1n10)，如此“低”的時(shí)鐘信號(hào)很難分辨，因而存在一個(gè)在低壓下工作的穩(wěn)定性問(wèn)題。并且圖10所示的F/F電路的另一個(gè)缺點(diǎn)是，由于它要求5個(gè)恒流源處于導(dǎo)通狀態(tài)，它無(wú)法將電流減??；由于晶體管33-36的大小一定得很大，所以它不可能適宜于高集成度。
本發(fā)明的一個(gè)主要目的是，提供一種即使當(dāng)電源電壓變?yōu)?V或更低的情況也能穩(wěn)定工作的F/F電路。
本發(fā)明所提供的一個(gè)F/F電路包含一個(gè)由兩對(duì)差分晶體管、用來(lái)向負(fù)載電阻和所述兩對(duì)差分晶體管輸送電流的電流源晶體管構(gòu)成，具有垂直一階發(fā)射極耦合邏輯(ECL)結(jié)構(gòu)，具有一個(gè)連接于數(shù)據(jù)輸入端、用來(lái)接受正相和負(fù)相數(shù)據(jù)的輸入側(cè)的主側(cè)閂鎖/保持電路；一個(gè)由兩對(duì)差分晶體管、用來(lái)向負(fù)載電阻和所述兩對(duì)差分晶體管輸送電流的電流源晶體管構(gòu)成，具有垂直一階ECL結(jié)構(gòu)，具有一個(gè)連接于所述主側(cè)閂鎖/保持電路的一個(gè)輸出側(cè)的輸入側(cè)、一個(gè)連接于數(shù)據(jù)輸出端的輸出側(cè)的伺服側(cè)閂鎖/保持電路；均由一個(gè)集電極和基極作短路連接的晶體管和一個(gè)負(fù)載電阻構(gòu)成的第一和第二偏置電路，用于分別將主側(cè)和伺服側(cè)的閂鎖/保持電路中功率源的晶體管的基極加以偏置；以及一個(gè)由一對(duì)基極被輸送入正相和負(fù)相時(shí)鐘信號(hào)、發(fā)射極互相連接的差分晶體管和一個(gè)連接于所述的一對(duì)差分晶體管發(fā)射極的恒流源構(gòu)成，用來(lái)交替地將第一和第二偏置電路的一對(duì)差分晶體管的集電極電位拉下的控制電路；其中，主側(cè)閂鎖/保持電路和伺服側(cè)閂鎖/保持電路中的電流源晶體管的開/關(guān)操作選擇性地受控制于時(shí)鐘信號(hào)。
作為最佳實(shí)施方案，本發(fā)明所提供的F/F電路的第一和第二偏置電路還包括第三和第四電阻，第三和第四電阻分別連接于第一和第二電阻的一端(該第一和第二電阻有一端分別連接于電源)和第一、第二晶體管的集電極之間。
第一和第二偏置電路的第一和第二電阻還可以分別被分割，控制電路的時(shí)鐘信號(hào)輸出被輸送到分割點(diǎn)。
第一和第二偏置電路的第一和第二電阻可以被分別分割，控制電路的時(shí)鐘信號(hào)輸出被輸送到分割點(diǎn)，并且第一和第二偏置電路還包括分別連接于第一、第二晶體管的集電極和基極之間的第三和第四電阻。
第一和第二偏置電路可以包括分別連接于第一和第二電阻的另一端之間的第三和第四電阻，第一和第二電阻的一端分別連接于電源和第一、第二晶體管的集電極，控制電路的時(shí)鐘信號(hào)輸出可以分別直接輸送給第一和第二晶體管的集電極。
下面結(jié)合附圖對(duì)本發(fā)明的上述目的、其它目的、優(yōu)點(diǎn)及特點(diǎn)作進(jìn)一步說(shuō)明。
圖1是本發(fā)明的第一項(xiàng)實(shí)施例所提供的F/F的電路圖；圖2是用來(lái)解釋圖1中的電路的工作情況的電流一電壓特性曲線；圖3是圖1中的F/F的電路的輸入時(shí)鐘和數(shù)據(jù)輸出的波形圖；圖4是本發(fā)明的第二項(xiàng)實(shí)施例所提供的F/F的電路的電路圖；圖5是本發(fā)明的第三項(xiàng)實(shí)施例所提供的F/F的電路中的偏置電路與控制電路的電路圖；圖6是本發(fā)明的第四項(xiàng)實(shí)施例所提供的F/F的電路中的偏置電路與控制電路的電路圖；圖7是本發(fā)明的第五項(xiàng)實(shí)施例所提供的F/F的電路中的偏置電路與控制電路的電路圖；圖8是現(xiàn)有技術(shù)中的F/F電路的一個(gè)示例的電路圖；圖9是現(xiàn)有技術(shù)中的F/F電路的第二個(gè)示例的電路圖10是現(xiàn)有技術(shù)中的F/F電路的第三個(gè)示例的電路圖。
如圖1所示，本發(fā)明的第一項(xiàng)實(shí)施例所提供的F/F電路包括一個(gè)具有垂直一階ECL結(jié)構(gòu)并具有一個(gè)連接于數(shù)據(jù)輸入端71、72的輸入側(cè)的主側(cè)閂鎖/保持電路1和一個(gè)伺服側(cè)閂鎖/保持電路2，電路2也具有垂直一階ECL結(jié)構(gòu)、具有一個(gè)連接于主側(cè)閂鎖/保持電路1的輸出側(cè)的輸入側(cè)和一個(gè)連接于數(shù)據(jù)輸出端75和76的輸出側(cè)，以便于進(jìn)行與閂鎖/保持電路1相反的操作。該F/F電路還包括第一偏置電路3和第二偏置電路4，用來(lái)提供偏置電壓，以使閂鎖/保持電路1和2工作，該F/F電路進(jìn)一步還包括一個(gè)控制電路5，用來(lái)從時(shí)鐘輸入端73和74提供正相和負(fù)相時(shí)鐘信號(hào)、將它們差分放大并控制第一、第二偏置電路3和4的工作電壓。
值得注意的是，該主側(cè)閂鎖/保持電路1和伺服側(cè)閂鎖/保持電路2與圖9中所示的電路基本相同。就是說(shuō)，主側(cè)閂鎖/保持電路的組成部分包括基極分別連接于正相和負(fù)相數(shù)據(jù)輸入端71和72、發(fā)射極互相連接的一對(duì)差分晶體管11和14；連接于晶體管11、14的集電極和/電源線77之間的負(fù)載電阻；集電極分別連接于晶體管11和14的集電極、發(fā)射極互相連接、基極分別連接于晶體管14和11的集電極的一對(duì)差分晶體管12和13；以及作為電流源的、集電極分別連接于晶體管12與13的發(fā)射極和晶體管11與14的發(fā)射極、發(fā)射極接地的晶體管21和22。伺服側(cè)閂鎖/保持電路2的組成部分包括連接于主側(cè)閂鎖/保持電路1的一個(gè)輸出側(cè)、即基極分別連接于晶體管11和14的集電極的一對(duì)差分晶體管15和18；負(fù)載電阻43和44；集電極分別連接于晶體管15和18的集電極的一對(duì)差分晶體管16和17；以及作為電流源、集電極分別連接于晶體管16與17的發(fā)射極和晶體管15與18的發(fā)射極、發(fā)射極接地的晶體管23和24。伺服側(cè)閂鎖/保持電路2的輸出側(cè)、即晶體管18和15的集電極，分別連接于正相和負(fù)相數(shù)據(jù)輸出端75和76。
本發(fā)明的特點(diǎn)是，對(duì)驅(qū)動(dòng)晶體管21到24的電壓進(jìn)行控制使主側(cè)閂鎖/保持電路1和伺服側(cè)閂鎖/保持電路2交替工作。為此，所提供的控制電路5包括晶體管20和19，它們的發(fā)射極互相連接，正相和負(fù)相時(shí)鐘信號(hào)分別通過(guò)時(shí)鐘輸入端73和74輸入到它們的基極；恒流源51連接于晶體管20與19的共同發(fā)射極和接地線之間；第一偏置電路3括一個(gè)電阻45和一個(gè)晶體管25，電阻45串聯(lián)于電源線77和地線和晶體管25之間，晶體管25的集電極和基極作短路連接從而形成一個(gè)二極管結(jié)構(gòu)，其功能是在控制電路5的晶體管19一側(cè)輸出到節(jié)點(diǎn)28的一個(gè)負(fù)相輸出的作用下，通過(guò)晶體管25的開/關(guān)操作，來(lái)偏置主側(cè)、伺服側(cè)閂鎖/保持電路1、2的晶體管22和23的工作電壓；第二偏置電路4包括一個(gè)電阻46和一個(gè)晶體管26，電阻46串接于電源線77和接地線和晶體管26之間，晶體管26的集電極和基極作短路連接從而形成一個(gè)二極管結(jié)構(gòu)，其功能是在控制電路5的晶體管20的一側(cè)輸出到節(jié)點(diǎn)79的一個(gè)正相輸出的作用下，通過(guò)晶體管26的開/關(guān)操作，來(lái)偏置主側(cè)、伺服側(cè)閂鎖/保持電路1、2的晶體管21和24的工作電壓。特別重要的是，控制電路5具有將節(jié)點(diǎn)28和29中的某一個(gè)的電位拉下的作用。
有了控制電路5和第一、第二偏置電路3、4，比如說(shuō)，當(dāng)一個(gè)正相時(shí)鐘輸入給正相時(shí)鐘輸入端73，晶體管20被開通(晶體管19相應(yīng)地被關(guān)斷)，并且一個(gè)較大的電流流過(guò)電阻46。由于節(jié)點(diǎn)79的電位因此被降低，晶體管26被關(guān)斷，晶體管21和24也被關(guān)斷。另一方面，當(dāng)一個(gè)負(fù)相時(shí)鐘輸入給負(fù)相時(shí)鐘輸入端74，晶體管22和23則被關(guān)斷。所以，主側(cè)、伺服側(cè)閂鎖/保持電路1和2進(jìn)行觸發(fā)器操作，使得一個(gè)正相數(shù)據(jù)信號(hào)和一個(gè)負(fù)相數(shù)據(jù)信號(hào)交替地分別從數(shù)據(jù)輸出端75和76輸出。
下面參照?qǐng)D2對(duì)所述F/F電路的工作情況加以說(shuō)明，圖2是用于解釋圖1所示電路的工作情況的一個(gè)電流一電壓特性曲線。圖2中的電流一電壓特性曲線給出的是晶體管21和24的集電極電流和節(jié)點(diǎn)78、79的電位，其條件是圖1中F/F電路的電源電壓為1V，一個(gè)正相和負(fù)相時(shí)鐘分別輸入時(shí)鐘輸入端73和74。在此實(shí)例中，電路常數(shù)是這樣設(shè)定的，在高電位狀態(tài)下，節(jié)點(diǎn)78和79的電位為0.8V，在低電位狀態(tài)下，節(jié)點(diǎn)78和79的電位為(0.8-α)。假設(shè)α＝0.2V，當(dāng)正相時(shí)鐘輸入端73是高電位時(shí)(負(fù)相時(shí)鐘輸入端74是低電位)，節(jié)點(diǎn)79變?yōu)榈碗娢?0.6V)，節(jié)點(diǎn)78變?yōu)楦唠娢?0.8V)，晶體管25被開通，晶體管26被關(guān)斷。因此，由于晶體管22和23的基極電位變?yōu)?.8V，且晶體管22和23被開通，它們的集電極電流成為0.4μA。在此情況下，由于晶體管21和24被關(guān)斷，其集電極電流為0。所以，主側(cè)閂鎖/保持電路1變?yōu)殚V鎖狀態(tài)，而伺服側(cè)閂鎖/保持電路2變?yōu)楸３譅顟B(tài)。
另一種情況，當(dāng)正相時(shí)鐘輸入端73處于低電位(負(fù)相時(shí)鐘輸入端74為低電位)時(shí)，節(jié)點(diǎn)79成為高電位(0.8V)，節(jié)點(diǎn)78成為低電位(0.6V)，晶體管25被關(guān)斷，晶體管26被開通。因此，由于晶體管22和23被關(guān)斷，晶體管21和24被開通。所以，主側(cè)閂鎖/保持電路1變?yōu)楸３譅顟B(tài)，伺服側(cè)閂鎖/保持電路變?yōu)殚V鎖狀態(tài)。
主側(cè)閂鎖/保持電路1和伺服側(cè)閂鎖/保持電路2重復(fù)交替地處于閂鎖和保持狀態(tài)，F(xiàn)/F電路以此來(lái)進(jìn)行觸發(fā)器操作。
圖3顯示了圖1中的F/F電路的輸入時(shí)鐘和數(shù)據(jù)輸出的波形。如圖3所示，這些輸入和輸出波形對(duì)應(yīng)于一個(gè)反觸發(fā)器(T-FF)電路的時(shí)鐘輸入和數(shù)據(jù)輸出，也就是當(dāng)圖1中的F/F電路的正相數(shù)據(jù)輸出端75被連接于負(fù)相數(shù)據(jù)輸入端72且負(fù)相數(shù)據(jù)輸出端76被連接于正相數(shù)據(jù)輸入端71的情況。此時(shí)，F(xiàn)/F電路的電源電壓為1V，并且F/F電路的操作將1GHz的輸入頻率進(jìn)行半分，從而作為T-FF電路來(lái)工作。
如上所述，由于此項(xiàng)實(shí)施例中的F/F電路具有晶體管11至14、晶體管15至18和晶體管19與20，并且它們按照垂直一階結(jié)構(gòu)排列，類似于前面所述的如圖10所述的現(xiàn)有技術(shù)的電路，所以，即使電源電壓為1或以下，該F/F電路也能進(jìn)行觸發(fā)器操作。在前面所述的圖10中的F/F電路中，由于時(shí)鐘信號(hào)是強(qiáng)制性的，且具有不同值的信號(hào)被差分地輸入，它在工作的穩(wěn)定性方面存在問(wèn)題。在本實(shí)施例中，鑒于其中的電路結(jié)構(gòu)，由于具有相同閾值的信號(hào)被差分地輸入，其觸發(fā)器操作在低壓下變得更加穩(wěn)定。
進(jìn)一步講，在圖10所示的F/F電路中，電流總是流過(guò)五個(gè)電流源。但在本實(shí)施例中，由于每個(gè)電流源的開/關(guān)是根據(jù)時(shí)鐘信號(hào)的狀態(tài)來(lái)控制的，在特定狀態(tài)下(如在端73為高電位和端74為低電位的狀態(tài)下)，導(dǎo)通的電流源的數(shù)目為3，即，晶體管22、23和電流源51。所以，該電路有可能在較小的電流下工作。
并且，由于本實(shí)施例中的電路可以由具有同樣大小的晶體管來(lái)構(gòu)成，并不需要使用大晶體管，因此有可能將電路的大小做得更小從而做成超小型F/F電路。
圖4是本發(fā)明的第二項(xiàng)實(shí)施例所提供的F/F電路的電路圖。如圖4所示，類似于圖1所給出的F/F電路，本實(shí)施例所提供的F/F電路包括主側(cè)閂鎖/保持電路1和伺服側(cè)閂鎖/保持電路2、用來(lái)使主側(cè)和伺服側(cè)閂鎖/保持電路1和2工作的第一偏置電路3和第二偏置電路4、以及用來(lái)將節(jié)點(diǎn)78和79中的一個(gè)的電位拉下的控制電路5。本實(shí)施例中的F/F電路不同于圖1中的F/F電路的地方在于第一、第二偏置電路3和4中各自的晶體管25和26的集電極沒(méi)有與其基極作短路連接，而是連接于各自的電阻47和48。
在此實(shí)施例中，由于電阻47和48分別連接于晶體管25與26的集電極和基極之間，當(dāng)晶體管25和26的基極電位隨著電源電壓的升高(降低)而升高(降低)，它們各自的集電極電位降低(升高)。因此，存在一種反饋效應(yīng)，即隨著各自晶體管的集電極電位的降低(升高)，晶體管25和26的集電極一發(fā)射極電壓Vce將降低(升高)，其集電極電流將降低(升高)，基極電位也將降低(升高)。所以，即使提供給電源線77的電源電壓發(fā)生變化，流過(guò)作為電流源的晶體管21-24的電流值的變化將被限制，從而實(shí)現(xiàn)穩(wěn)定的觸發(fā)器操作。
圖5是本發(fā)明的第三項(xiàng)實(shí)施例所提供的F/F電路中的偏置電路和控制電路的電路圖。圖5給出了圖1中的F/F電路的一部分，包括第一偏置電路3、第二偏置電路4和用來(lái)將結(jié)點(diǎn)電壓拉下的控制電路，其特點(diǎn)是將電阻45分開而采用電阻45A和45B，將電阻46分開而采用電阻46A和46B。在這個(gè)電路中，也有可能將電阻45A與45B間的結(jié)點(diǎn)(節(jié)點(diǎn)101)和電阻46A與46B間的結(jié)點(diǎn)(節(jié)點(diǎn)102)中的一個(gè)的電位拉下來(lái)，從而通過(guò)向構(gòu)成控制電路的晶體管19和20提供時(shí)鐘信號(hào)來(lái)穩(wěn)定提供給閂鎖/保持電路的偏置電壓。
圖6是本發(fā)明的第四項(xiàng)實(shí)施例所提供的F/F的電路中的偏置電路和控制電路的電路圖。在此實(shí)施例中，如圖6所示，圖4和圖5中的偏置電路被合并在一起，其中的電阻47和48分別連接于晶體管25與26的集電極和基極之間，還采用了由分割圖4中電阻45和46而成的電阻45A、45B和電阻46A、46B。通過(guò)交替地將電阻45A與45B間的結(jié)點(diǎn)和電阻46A與46B間的結(jié)點(diǎn)中的一個(gè)結(jié)點(diǎn)的電位拉下，有可能穩(wěn)定提供給閂鎖/保持電路的偏置電壓。
圖7是本發(fā)明的第五項(xiàng)實(shí)施例所提供的F/F的電路中的偏置電路和控制電路的電路圖。在此實(shí)施例中，如圖7所示，晶體管19和20的集電極分別直接連接于晶體管26和26的集電極，以使通過(guò)一個(gè)正相或負(fù)相時(shí)鐘信號(hào)來(lái)將它們中之一的電位拉下來(lái)。
實(shí)際上，在這個(gè)F/F電路的偏置電路中，當(dāng)通過(guò)一個(gè)時(shí)鐘信號(hào)將晶體管25和26之一的集電極電位拉下來(lái)，晶體管25和26的一個(gè)變?yōu)閷?dǎo)通，另一個(gè)變?yōu)椴粚?dǎo)通。
如前所述，由于本發(fā)明所提供的F/F電路的電路結(jié)構(gòu)包括均具有垂直一階ECL結(jié)構(gòu)的主側(cè)、伺服側(cè)閂鎖/保持電路1和2、用來(lái)對(duì)這此閂鎖/保持電路的電流源進(jìn)行偏置的第一、第二偏置電路3和4、以及用來(lái)通過(guò)時(shí)鐘信號(hào)拉下電位來(lái)控制第一和第二偏置電路的控制電路5，本發(fā)明所提供的F/F電路的一個(gè)有益效果是它能夠在電源電壓低至1V或以下時(shí)被穩(wěn)定地操作，它還能通過(guò)對(duì)電流源進(jìn)行開/關(guān)控制，在小電流下工作。而且，由于構(gòu)成各個(gè)電路的晶體管具有同樣的大小，本發(fā)明的另一個(gè)有益效果是它適宜于高度集成。
權(quán)利要求
1.一種觸發(fā)器電路，其特征在于，它包括一個(gè)由兩個(gè)晶體管差分電路、兩個(gè)負(fù)載和兩個(gè)向所述負(fù)載和所述差分電路輸送電流的電流源構(gòu)成的主側(cè)電路以接收數(shù)據(jù)信號(hào)；一個(gè)與所述主側(cè)電路耦合、由兩個(gè)差分電路、兩個(gè)負(fù)載和兩個(gè)向所述負(fù)載和所述差分電路輸送電流的電流源構(gòu)成的伺服側(cè)電流；一個(gè)能夠產(chǎn)生一個(gè)第一電壓將所述主側(cè)電路的所述電流源偏置的第一偏置電路，一個(gè)能夠產(chǎn)生一個(gè)第二電壓將所述伺服側(cè)電路的電流源偏置的第二偏置電路；以及一個(gè)與所述第一和第二偏置電路耦合、響應(yīng)時(shí)鐘信號(hào)并以一種補(bǔ)充的方式改變所述第一和第二電壓的控制電路。
2.如權(quán)利要求1所述的電路，其特征在于，所述第一偏置電路包括串聯(lián)于電源線之間的一個(gè)第一阻抗元件和第一電壓元件，并在所述第一阻抗元件和第一電壓元件的第一節(jié)點(diǎn)處產(chǎn)生所述第一電壓；所述第二偏置電路包括串聯(lián)于所述電源線之間的一個(gè)第二阻抗元件和第二電壓元件，并在所述第二阻抗和所述第二電壓元件的第二節(jié)點(diǎn)處產(chǎn)生所述第二電壓；所述控制電路包括連成一個(gè)差分電路并具有用來(lái)接受其間的所述時(shí)鐘信號(hào)的基極的第一和第二晶體管，所述第一晶體管的集電極連接于所述第一節(jié)點(diǎn)，所述第二晶體管的集電極連接于所述第二節(jié)點(diǎn)。
3.如權(quán)利要求2所述的電路，其特征在于，所述第一和第二阻抗元件均為一個(gè)電阻，所述第一和第二電壓元件均是一個(gè)以二極管方式連接的晶體管。
4.如權(quán)利要求2所述的電路，其特征在于，所述第一電壓元件包括串聯(lián)于所述第一節(jié)點(diǎn)和所述電源線的一根之間的一個(gè)第一電阻元件和一個(gè)第三晶體管，所述第三晶體管的基極連接于所述第一節(jié)點(diǎn)；所述第二電壓元件包括串聯(lián)于所述第二節(jié)點(diǎn)和所述一根電源線中所述的一根之間的一個(gè)第二電阻元件和一個(gè)第四晶體管，所述第四晶體管的基極連接于所述第二節(jié)點(diǎn)。
5.如權(quán)利要求2所述的電路，其特征在于，所述第一和第二電壓元件都包括串聯(lián)于所述第一、第二節(jié)點(diǎn)中相關(guān)的一個(gè)節(jié)點(diǎn)和所述電源線中的一根之間的一個(gè)電阻元件和一個(gè)按二極管方式連接的晶體管。
6.如權(quán)利要求5所述的電路，其特征在于，所述按二極管方式連接的晶體管有一個(gè)連接于其基極和集電極之間的一個(gè)附帶的電阻元件。
7.如權(quán)利要求2所述的電路，其特征在于，所述的每個(gè)第一和第二阻抗元件均包括串聯(lián)于所述電源線中的一根和所述第一和第二節(jié)點(diǎn)中相關(guān)的一個(gè)節(jié)點(diǎn)之間的第一和第二電阻；所述的每個(gè)第一和第二電壓元件均包括連接于所述電源線中的另一根和所述第一和第二節(jié)點(diǎn)中所述相關(guān)的一個(gè)節(jié)點(diǎn)之間的一個(gè)晶體管、并且其基極連接于所述第一和第二電阻的一個(gè)節(jié)點(diǎn)上。
全文摘要
本發(fā)明公開了一種主—伺服型觸發(fā)器電路，它包括均具有垂直一階發(fā)射極耦合邏輯結(jié)構(gòu)的主側(cè)和伺服側(cè)閂鎖/保持電路1和2、用來(lái)偏置這些閂鎖/保持電路1和2中的電流源晶體管21-24的第一和第二偏置電路3和4、以及一個(gè)通過(guò)時(shí)鐘信號(hào)將電位拉下來(lái)控制第一和第二偏置電路3和4的控制電路5。電流源晶體管21-24選擇性地處于導(dǎo)通和非導(dǎo)通狀態(tài)，從而可實(shí)現(xiàn)在1V或1V以下的低電源電壓下進(jìn)行觸發(fā)器操作。
文檔編號(hào)H03K3/2885GK1151636SQ96120018
公開日1997年6月11日 申請(qǐng)日期1996年10月9日 優(yōu)先權(quán)日1995年10月9日
發(fā)明者植村吾彥, 吉田淳 申請(qǐng)人:日本電氣株式會(huì)社