專利名稱：可減少功耗的邏輯電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及由MIS FET(金屬-絕緣體-半導(dǎo)體場效應(yīng)晶體管)構(gòu)成的邏輯電路，特別是涉及可以降低功耗的邏輯電路。
近來，在CMIS集成電路的設(shè)計中，注意力集中到減少功耗的技術(shù)上。此中的趨勢主要與由于器件的工作速度的增大和移動裝置的普及所造成的發(fā)熱問題有關(guān)。
也即，當(dāng)由于器件的工作速度增大而造成工作頻率升高時，切換頻率也增大，因此，功耗增大，結(jié)果導(dǎo)致所產(chǎn)生的熱量增大。產(chǎn)生大量熱的器件需要散熱技術(shù)或器件冷卻技術(shù)，這樣會造成生產(chǎn)成本的增大。因此，為了降低生產(chǎn)成本并且不需要此類的散熱器或冷卻裝置，必須降低功耗。
另一方面，移動裝置使用電池作為電源。因此，功耗的增大造成電池的工作時間被降低。因此，為了避免電池的工作時間被減少，同樣需要降低功耗。
在這種的情況下，對于降低器件的功耗的技術(shù)的需求變得越來越迫切。
已經(jīng)公開了各種的降低功耗的方法。其中，通過降低電源電壓使器件在低壓下工作的方法很有效。然而，當(dāng)電源電壓被降低時，會產(chǎn)生MIS FET的切換速度被降低的新的問題。因此，又提出了通過減少M(fèi)IS FET的閾值Vt的絕對值從而在不降低MIS FET的切換速度的情況下降低電源電壓的方法。對于具有例如5V電源電壓的裝置，閾值Vt的絕對值為0.7V。為了防止在當(dāng)電源電壓降低到1.8V到2V時MIS FET的切換速度被降低，閾值Vt的絕對值需被降低到0.3到0.4V。
當(dāng)閾值Vt的絕對值被降低時，在斷開截止時，MIS FET的漏電流會增大，使得由MIS FET構(gòu)成的邏輯電路的功耗增大。因此，通過降低電源電壓從而減少功耗的方法未被有效的實(shí)現(xiàn)。
為了解決上述的問題，日本專利申請公開平6-21443和平9-55470中揭示了此中的技術(shù)，其中在MIS FET處于截止?fàn)顟B(tài)期間，通過在當(dāng)由MIS FET構(gòu)成的邏輯電路處于非工作狀態(tài)期間(即閑置時間)時控制MIS FET的基片電勢從而減少M(fèi)IS FET在截止?fàn)顟B(tài)下的漏電流。根據(jù)所公開的技術(shù)，邏輯電路的漏電流在閑置期間可被降低。然而，在邏輯電路處于工作狀態(tài)期間，即邏輯電路工作時，由于漏電流連續(xù)流過，從而功耗不會降低。其結(jié)果，總功耗降低的很少，特別是在非工作時間很短的情況下，功耗被降低的效果很小。
本發(fā)明的目的是提供一種使用MIS FET的邏輯電路，其不管邏輯電路的狀態(tài)如何，總是使漏電流被降低。
根據(jù)本發(fā)明的邏輯電路的結(jié)構(gòu)使得構(gòu)成邏輯電路的各個晶體管的襯底電勢相應(yīng)于邏輯電路的穩(wěn)定狀態(tài)進(jìn)行變化。即，根據(jù)本發(fā)明的邏輯電路的一個實(shí)施例包含連接在第一電源和輸出端之間的第一導(dǎo)電型的第一晶體管；連接在第二電源和輸出端之間的第二導(dǎo)電型的第二晶體管；用于向第一和第二晶體管的控制端提供輸入信號的裝置；用于響應(yīng)輸入信號和在輸出信號處的信號控制第一晶體管的襯底電勢的第一襯底電勢控制裝置，及用于響應(yīng)輸入信號和在輸出端出現(xiàn)的信號控制第二晶體管的襯底電勢的第二襯底電勢控制裝置。
本發(fā)明的另一個邏輯電路的實(shí)施例包含連接在第一電源端和輸出端之間的第一導(dǎo)電型的第一晶體管；連接在第二電源和輸出端之間的第二導(dǎo)電型的第二晶體管；用于向第一和第二晶體管的控制端提供輸入信號的裝置；第一襯底電勢控制裝置，用于當(dāng)?shù)谝痪w管和第二晶體管分別變?yōu)閷?dǎo)電狀態(tài)和非導(dǎo)電狀態(tài)時，根據(jù)輸入信號向第二晶體管的襯底提供不同于第二晶體管的源極電勢的電勢的第一襯底電勢控制裝置；及第二襯底電勢控制裝置，用于當(dāng)?shù)谝痪w管和第二晶體管分別變?yōu)榉菍?dǎo)電狀態(tài)和導(dǎo)電狀態(tài)時根據(jù)輸入信號向第一晶體管的襯底提供不同于第一晶體管的源極電勢的電勢的第二襯底電勢控制裝置。
本發(fā)明的另一個邏輯電路的實(shí)施例包含連接在第一電源端和輸出端之間的第一導(dǎo)電型的第一晶體管；連接在第二電源和輸出端之間的第二導(dǎo)電型的第二晶體管；第一襯底電勢控制裝置，其用于當(dāng)輸出端的等于第一電源端的電勢時向第二晶體管的襯底提供不同于第二電源端的電勢的電勢；及第二襯底電勢控制裝置，其在當(dāng)輸出端的電勢等于第二電源的電勢時，向第一晶體管的襯底提供不同于第一電源的電勢的電勢的第二襯底電勢控制裝置。
在本發(fā)明的邏輯電路中，可以使處于導(dǎo)通狀態(tài)的晶體管的閾值電壓不同于處于截止?fàn)顟B(tài)的晶體管的閾值電壓。其結(jié)果，可使邏輯電路在較低的功耗下高速工作。即，在本發(fā)明的邏輯電路中，構(gòu)成邏輯電路的晶體管的閾值電壓對應(yīng)于晶體管的導(dǎo)通/截止?fàn)顟B(tài)進(jìn)行有效的變化。
根據(jù)本發(fā)明的另一個邏輯電路的實(shí)施例包含第一電源端；輸出端；連接在第一電源端和輸出端之間的晶體管；用于向晶體管的控制端提供輸入信號的裝置及用于響應(yīng)輸入信號和在輸出端的信號控制襯底電勢的襯底電勢控制裝置。即，本發(fā)明適用于適用升壓電阻的邏輯電路。
通過下面結(jié)合相應(yīng)附圖的詳細(xì)描述會對本發(fā)明的上述的和其他的目的、優(yōu)點(diǎn)有更清楚的了解。


圖1為根據(jù)本發(fā)明第一實(shí)施例的邏輯電路的電路圖；圖2為根據(jù)本發(fā)明第二實(shí)施例的邏輯電路的電路圖；圖3為根據(jù)本發(fā)明第三實(shí)施例的邏輯電路的電路圖；圖4為用于提供第二低電勢電源GND12的電路的電路圖；圖5為用于提供第二高電勢電源VDD12的電路的電路圖；圖6為根據(jù)本發(fā)明的第四實(shí)施例的邏輯電路的電路圖；圖7為根據(jù)本發(fā)明的第五實(shí)施例的邏輯電路的電路圖；圖8為根據(jù)本發(fā)明的第六實(shí)施例的邏輯電路的電路圖。
圖1為本發(fā)明第一實(shí)施例的邏輯電路的電路圖，其包含一個反相邏輯電路。在此描述中，假設(shè)構(gòu)成邏輯電路100的每個晶體管都具有其中的襯底電勢可被改變的結(jié)構(gòu)。此外，假設(shè)每個晶體管都是增強(qiáng)型晶體管，并且邏輯電路100被集成在半導(dǎo)體基片上。包含邏輯電路的半導(dǎo)體基片并不特別進(jìn)行限定。即，半導(dǎo)體裝置可以是微型計算機(jī)、存儲器或ASIC(特定用途集成電路)。
與通常的反相電路類似，圖1中所示的邏輯電路100包含p溝道型MIS晶體管MP11和N溝道型晶體管MN11，他們都連接在第一高電勢端電源VDD11和第一低電勢端電源GND11及襯底電勢控制電路10和20之間。襯底電勢控制電路10控制N溝道型MIS晶體管MN11的襯底電勢，而襯底電勢控制電路20控制P溝道型MIS晶體管MP11的襯底電勢。
更具體的，襯底電勢控制電路10包含連接在第一低電勢側(cè)電源GND11和N溝道型MIS晶體管MN11之間的N溝道型晶體管MN12和連接在第二低電勢側(cè)電源GND12和N溝道型MIS晶體管MN11的襯底之間的N溝道型MIS晶體管MN13。N溝道型MIS晶體管MN12的柵電極與輸入端IN11相連，而N溝道型MIS晶體管MN13的柵電極與輸出端OUT11相連。需注意的是，第二低電勢側(cè)電源GND12的電勢低于第一低電勢側(cè)電源GND11的電勢。
另一方面，襯底電勢控制裝置20包括連接在第一高電勢側(cè)電源VDD11和P溝道型MIS晶體管MP11的襯底之間的P溝道型MIS晶體管MP12，以及連接在第二高電勢側(cè)電源VDD12和P溝道型MIS晶體管MP11的襯底之間的P溝道型MIS晶體管MP13。P溝道型MIS晶體管MP12的柵電極與輸入端IN11相連，而P溝道型MIS晶體管MP13的柵電極與輸出端OUT11相連。需注意的是，第二高電勢側(cè)電源VDD12的電勢高于第一高電勢側(cè)電源VDD11的電勢。
第二低電勢側(cè)電源GND12和第二高電勢側(cè)電源VDD12并不特別進(jìn)行限定。它們可以是在半導(dǎo)體器件的內(nèi)部提供的內(nèi)部電源。第二低電勢側(cè)電源GND12可通過圖4所示的電路實(shí)現(xiàn)，而第二高電勢側(cè)電源VDD12可通過圖5中所示的電路實(shí)現(xiàn)。圖4和圖5中所示的電路可以集成在其上形成有邏輯電路100的半導(dǎo)體基片上。
圖4中所示的電路提供了第二低電勢側(cè)電源GND12，通過向輸入端提供負(fù)的邏輯脈沖，電源GND12的電勢比第一低電勢側(cè)電源GND11的電勢低晶體管的閾值的絕對值低一級，而圖5中所示的電路提供第二高電勢側(cè)電源VDD12，其電勢通過向輸入端IN5提供正的邏輯脈沖而比第一高電勢側(cè)的電源VDD11的電勢高晶體管的一個閾值的絕對值。當(dāng)通過操作邏輯電路100而使第二電勢側(cè)電源GND12的電勢升高時，通過向輸入端IN4提供負(fù)的邏輯脈沖可以使其再次降低，當(dāng)?shù)诙唠妱輦?cè)的電源VDD12的電勢被降低時，通過向輸入端IN5提供正的邏輯脈沖可使其再次升高。
另外，圖4中所示的電路僅是一個電路實(shí)例，用于提供第二低電勢側(cè)的電源GND12，圖5中所示的電路也同樣是用于提供第二高電勢側(cè)電源VDD12的電路實(shí)例。因此，也可通過半導(dǎo)體器件的外部電路直接提供第二低電勢側(cè)電源GND12和第二高電勢側(cè)電源VDD12。
現(xiàn)在對邏輯電路100的操作進(jìn)行描述。
當(dāng)輸入端IN11的電勢等于第一高電勢側(cè)電源VDD11的電勢時，即，向輸入端輸入高電勢信號時，晶體管MN11和MN12導(dǎo)通，而晶體管MP11和MP12截止。隨著N溝道型MIS晶體管MN11導(dǎo)通，輸出端OUT11的電勢電平變得與第一低電勢側(cè)電源GND11的電平一樣的低，因此，晶體管MP13導(dǎo)通，而晶體管MN13截止。
因此，節(jié)N11的電勢變得基本上等于第二高電勢側(cè)電源VDD12的電勢，而節(jié)點(diǎn)N12的電勢基本上等于第一低電勢側(cè)電源GND11的電勢。
因此，晶體管MP11的襯底的電勢變得高于源極的電勢，從而閾值電壓的絕對值由于襯底的偏置效應(yīng)而變得大于正常值，結(jié)果導(dǎo)致漏電流降低。另外，術(shù)語“正常值”是指當(dāng)源極電勢等于襯底電勢時的Vt的絕對值，而此時Vt的值等于特定值Vt0。另一方面，由于第一低電勢側(cè)電源的電勢是作為N溝道型MIS晶體管MN11的襯底偏壓提供的，閾值Vt為Vt0，從而可以提供足夠的漏電流。在此情況下，邏輯電路100變?yōu)榈谝环€(wěn)定狀態(tài)。
考慮到這樣一種情況，即輸入端的電勢變?yōu)榛旧系扔诘谝坏碗妱輦?cè)電源GND11的電勢，由于晶體管MP12的Vt等于Vt0，由于襯底偏壓效應(yīng)造成的Vt的變化小于晶體管MP11的變化，晶體管MP12的狀態(tài)隨著輸入端IN11的電勢降低由截止?fàn)顟B(tài)變?yōu)閷?dǎo)通狀態(tài)。當(dāng)輸入端IN11的電勢進(jìn)一步降低時，晶體管MP11從截止?fàn)顟B(tài)變?yōu)閷?dǎo)通狀態(tài)。與此相類似，晶體管MN11和MN12都從導(dǎo)通狀態(tài)變?yōu)榻刂範(fàn)顟B(tài)。因此，輸出端OUT11的輸出電平被升高。通過輸出端OUT11的輸出電平的升高，晶體管MP13的狀態(tài)從導(dǎo)通變?yōu)榻刂?，而晶體管MN13從截止變?yōu)閷?dǎo)通。因此，晶體管MP11的襯底電勢由于晶體管MP12而變?yōu)榈谝桓唠妱輦?cè)電源VDD11的電平，而其Vt的絕對值基本上變?yōu)閂t0，晶體管MN11的襯底電勢由于晶體管MN13的工作而變得基本上等于第二低電勢側(cè)電源GND12的電平，其Vt變大。其結(jié)果，漏電流變小。在此情況下，邏輯電路100變?yōu)榈诙€(wěn)定狀態(tài)。
然后，當(dāng)輸入端IN11的電勢再次升高到基本等于第一高電勢側(cè)電源VDD11的電勢時，晶體管MN12的狀態(tài)隨著輸入端IN11的電勢的升高從截止?fàn)顟B(tài)變?yōu)閷?dǎo)通狀態(tài)，由于晶體管MN12的Vt為Vt0，由于襯底偏置效應(yīng)Vt的變化小于晶體管MN11的變化。當(dāng)輸入端IN11的電勢進(jìn)一步升高時，晶體管MN11從導(dǎo)通狀態(tài)變?yōu)榻刂範(fàn)顟B(tài)，然后，晶體管MP11和MP12都從導(dǎo)通狀態(tài)變?yōu)榻刂範(fàn)顟B(tài)。因此，輸出端OUT11的輸出電平被降低。隨著輸出端OUT11的輸出電平的降低，晶體管MN13的狀態(tài)從導(dǎo)通變?yōu)榻刂梗w管MP13的狀態(tài)從截止變?yōu)閷?dǎo)通。因此，晶體管MN11的襯底電勢由于晶體管MN12變?yōu)榈扔诘谝坏碗妱輦?cè)電源GND11的電勢，而其Vt的絕對值基本上等于Vt0。另一方面，晶體管MP11的襯底電勢由于晶體管MP12的操作變?yōu)榛旧系扔诘诙唠妱輦?cè)電源VDD12的電平，而Vt的絕對值變得大于Vt0的絕對值。其結(jié)果，漏電流變小。在此情況下，邏輯電路100返回到第一穩(wěn)定狀態(tài)。
通過這種方式，本發(fā)明的邏輯電路的兩個穩(wěn)定狀態(tài)相對于輸入端IN11的輸入電平的變化交替重復(fù)變化。
由于在本發(fā)明的邏輯電路100中，構(gòu)成反相電路的N溝道型MIS晶體管MN11和P溝道型MIS晶體管MP11的襯底電勢相應(yīng)于輸入信號和輸出信號的電平被控制，從而如上所述，處于截止?fàn)顟B(tài)的晶體管的閾值電壓的絕對值在不改變處于導(dǎo)通狀態(tài)的另一晶體管的閾值電壓的絕對值的情況下被升高，即使在當(dāng)電源電壓被降低的情況下，漏電流也不被增大，同時可保證高速的工作。
更具體的，假設(shè)第一高電勢側(cè)電源VDD的電勢為2V，而第一低電勢側(cè)電源的電勢為0V，通過將第二高電勢側(cè)電源VDD的電勢設(shè)定到2.3V到2.4V，同時將第二低電勢側(cè)電源GND的電勢設(shè)定到-0.3V到-0.4V可防止漏電流的增大。需注意的是，這些電壓值只是一些實(shí)例，當(dāng)然也可設(shè)定為其他的數(shù)值。
如上所述，第一高電勢側(cè)電源VDD11與第二高電勢側(cè)電源GND11間的電勢差和第一低電勢側(cè)電源GND11與第二低電勢側(cè)電源GND12間的電勢差0.3V到0.4V為晶體管閾值電壓的絕對值。即，當(dāng)在此實(shí)施例中通過將電源電壓降低到2V時，可實(shí)現(xiàn)功耗的降低，為了防止切換速度的降低，晶體管的閾值電壓的絕對值被降低到0.3V到0.4V。
因此，根據(jù)本發(fā)明的第一實(shí)施例的邏輯電路，即使當(dāng)為了防止切換速度的降低，晶體管的閾值電壓的絕對值被降低時，漏電流不會升高，因此，可以同時實(shí)現(xiàn)功耗的降低和工作速度的提高。因此，當(dāng)本發(fā)明的邏輯電路100適用于具有高工作頻率的半導(dǎo)體器件時，所產(chǎn)生的熱被降低，且不需要散熱器或冷卻裝置，至少是簡化了，且生產(chǎn)成本被降低。另一方面，當(dāng)本發(fā)明的邏輯電路適用于電池驅(qū)動的移動裝置時，電池的工作時間可被延長。
雖然由于邏輯電路100除了包含對于邏輯操作所需的P溝道型MIS晶體管MP11和N溝道型MIS晶體管MN11外還包含四個晶體管，其對邏輯電路100的所占的面積具有一些負(fù)面的影響，但上述提到的此邏輯電路的優(yōu)點(diǎn)可比這些缺點(diǎn)更重要。
即，假設(shè)對邏輯電路所需的每個晶體管的尺寸為L=1微米及W=5微米，另外四個晶體管MP12、MP13、MN12、MN13的每一個的尺寸最多為MIS晶體管的尺寸的四分之一到五分之一。即，四個另外晶體管的每一個的尺寸為L=0.2微米、W=1微米，從而他們所占的面積并不很大。所公知的是，當(dāng)電源電壓被降低，邏輯電路在低壓下工作時，通過將晶體管的閾值電壓的絕對值降低到大約0.4V，晶體管的漏電流變?yōu)榉浅４?，而?dāng)閾值電壓的絕對值進(jìn)一步降低0.1V時，漏電流變?yōu)?00倍。因此，當(dāng)需要低壓工作時，本發(fā)明的好處很明顯，且需要進(jìn)一步降低晶體管的閾值電壓的絕對值。
用于提供第二低電勢側(cè)電源GND12和第二高電勢側(cè)電源VDD12的電路的功耗可被限定在很小的數(shù)值。其原因在于第二低電勢側(cè)電源GND12和第二高電勢側(cè)電源VDD12向晶體管的襯底提供電壓，不需大的功率驅(qū)動他們。因此，當(dāng)圖4和圖5中所示的電路被用于第二低電勢側(cè)電源和第二高電勢側(cè)電源VDD12時，不需要向輸入端IN4和IN5頻繁的提供脈沖。
下面將參考圖2對本發(fā)明的另一實(shí)施例進(jìn)行描述。
邏輯電路200為集成到半導(dǎo)體器件上的2-輸入“與非”門電路。
如圖2中所示，邏輯電路200包含并聯(lián)連接在第一高電勢側(cè)電源VDD12和輸出端OUT21之間的P溝道型MIS晶體管MP22和MP24；串聯(lián)連接在第一低電勢側(cè)電源GND21和輸出端OUT21之間的N溝道型MIS晶體管MN21和MN22；及襯底電勢控制電路30和40。襯底電勢控制電路30用于控制N溝道型MIS晶體管MN21和MN22的襯底電勢，而襯底電勢控制電路40用于控制P溝道型MIS晶體管MP22和MP24的襯底電勢。
更具體的，襯底電勢控制電路30由串聯(lián)連接在第一低電勢電源GND21和N溝道型MIS晶體管MN21和MN22的襯底之間的N溝道型MIS晶體管MN23和MN24，以及連接在第二低電勢側(cè)電源GND22和N溝道型MIS晶體管MN21和MN22的襯底之間的N溝道型MIS晶體管MN25構(gòu)成。N溝道型MIS晶體管MN23的柵電極與輸入端IN21相連，N溝道型MIS晶體管MN24的柵電極與輸入端IN22相連，而N溝道型MIS晶體管MN25的柵電極與輸出端OUT21相連。第二低電勢側(cè)電源GND22的電勢比第一低電勢側(cè)電源GND22的電勢低。
另一方面，襯底電勢控制電路40由并聯(lián)連接在第一高電勢電源VDD21和P溝道型MIS晶體管MP22和MP24的襯底之間的P溝道型MIS晶體管MP21和MP23，以及連接在第二高電勢側(cè)電源VDD22和P溝道型MIS晶體管MP22和MP24的襯底間的P溝道型MIS晶體管MP25構(gòu)成。P溝道型MIS晶體管MP21的柵電極與輸入端IN21相連，P溝道型MIS晶體管MP23的柵電極與輸入端IN22相連，而P溝道型MIS晶體管MP25的柵電極與輸出端OUT21相連。第二高電勢側(cè)電源VDD22的電勢比第一高電勢側(cè)電源VDD21的電勢高。
通過圖4和圖5中所示的電路可以實(shí)現(xiàn)第二低電勢側(cè)電源GND22和第二高電勢側(cè)電源VDD22。
在邏輯電路200中，用于邏輯操作的P溝道型MIS晶體管相對于來自輸入端IN21的輸入并聯(lián)連接，而用于邏輯操作的N溝道型MIS晶體管相對于來自輸入端IN22的輸入串聯(lián)連接。通過此結(jié)構(gòu)，用于控制邏輯操作的晶體管的襯底電勢的晶體管在當(dāng)用于邏輯操作的相應(yīng)的晶體管并聯(lián)連接時被并聯(lián)連接，而當(dāng)用于邏輯操作的晶體管串聯(lián)連接時，用于襯底電勢控制的晶體管串聯(lián)連接。
下面將描述邏輯電路200的操作。
首先，考慮到這樣一種情況，即基本上與第一高電勢側(cè)電源VDD21相同的電勢被提供給各個輸入端IN21和IN22，用于邏輯操作的P溝道型MIS晶體管MP22和MP24變?yōu)榻刂範(fàn)顟B(tài)，而當(dāng)輸入信號被提供給輸入端IN21和IN22時，N溝道型MIS晶體管MN21和MN22變?yōu)閷?dǎo)通狀態(tài)。因此，輸出端OUT21通過由N溝道型MIS晶體管MN21和MN22形成的導(dǎo)電路徑接納負(fù)載電流，從而輸出端OUT21的電勢下降到第一低電勢側(cè)電源GND21的水平。
另一方面，對于輸入端IN21和IN22的高電平，用于邏輯操作的提供P溝道型MIS晶體管MP22和MP24的襯底電勢的P溝道型MIS晶體管MP21和MP23變?yōu)榻刂範(fàn)顟B(tài)，而P溝道型MIS晶體管MP25隨著輸出端OUT21的低電平信號變?yōu)閷?dǎo)通狀態(tài)。因此，P溝道型MIS晶體管MP22和MP24的Vt的絕對值變得大于Vt0的絕對值，從而漏電流被降低。
考慮到用于邏輯操作的N溝道型MIS晶體管MN21和MN22的襯底電勢，N溝道型MIS晶體管MN23和MN24由輸入端IN21和IN22輸入的高電平導(dǎo)通，而N溝道型MIS晶體管MN25由輸出端OUT21的低電平截止。因此，用于邏輯操作的N溝道型MIS晶體管MN21和MN22的Vt的絕對值變低，其原因在于其襯底電勢變?yōu)榈扔诘谝坏碗妱輦?cè)電源GND21的電勢。因此，用于邏輯操作的N溝道MIS晶體管MN21和MN22可充分地吸收負(fù)載電流。在此情況下，邏輯電路200變?yōu)榈谝环€(wěn)定狀態(tài)。
然后，當(dāng)輸入端IN21的輸入電勢下降到接近第一低電勢側(cè)電源GND21的電勢時，P溝道型MIS晶體管MP21的狀態(tài)從截止變?yōu)閷?dǎo)通。通過此狀態(tài)的變化，P溝道型MIS晶體管MP22和MP24的襯底電勢變?yōu)榈诙唠妱輦?cè)電源VDD22和第一高電勢側(cè)電源VDD21間的中間值。此外，用于邏輯操作的P溝道型MIS晶體管MP22的狀態(tài)被從截止變?yōu)閷?dǎo)通。另一方面，由于用于邏輯操作的N溝道型MIS晶體管MN21的狀態(tài)被從導(dǎo)通變?yōu)榻刂梗ㄟ^N溝道型MIS晶體管MN21和MN22的用于邏輯操作的導(dǎo)電路徑消失。另外，P溝道型MIS晶體管MP24的狀態(tài)被保持在截止?fàn)顟B(tài)。
如上所述，源電流被從第一高電勢側(cè)電源VDD21通過用于邏輯操作的P溝道型MIS晶體管MP22提供給輸出端OUT21。當(dāng)輸出端OUT21的電平被源電流升高時，P溝道型MIS晶體管MP25的狀態(tài)從導(dǎo)通變?yōu)榻刂?。因此，第一高電勢?cè)電源VDD21的電勢被提供給用于邏輯操作的P溝道型MIS晶體管MP22和MP24的襯底，而用于邏輯操作的P溝道MIS晶體管的Vt的絕對值變?yōu)榛旧系扔赩t0。
另一方面，N溝道型MIS晶體管MN23、MN24和MN25分別變?yōu)榻刂?、?dǎo)通和導(dǎo)通狀態(tài)。因此，N溝道型MIS晶體管MN21和MN22的襯底電勢變?yōu)榈诙碗妱輦?cè)電源GND22的電勢電平，而Vt的絕對值變得大于Vt0的絕對值。因此，N溝道MIS晶體管MN21和MN22的漏電流被降低。在此情況下，邏輯電路200變?yōu)榈诙€(wěn)定狀態(tài)。
此外，當(dāng)輸入端IN22的輸入電勢下降到接近于第一低電勢側(cè)電源GND21的電勢電平時，P溝道MIS晶體管MP24的狀態(tài)從截止變?yōu)閷?dǎo)通，同時P溝道型MIS晶體管MP22處于導(dǎo)通狀態(tài)，將漏電流提供給輸出端OUT21。另一方面，N溝道MIS晶體管MN22的狀態(tài)對應(yīng)于輸入端IN22的信號變化被從導(dǎo)通變?yōu)榻刂?。因此，與處于截止?fàn)顟B(tài)的N溝道型MIS晶體管MN21一起，漏電流被進(jìn)一步降低。用于邏輯操作的各個MIS晶體管的Vt值保持不變，P溝道MIS晶體管的Vt的絕對值等于Vt0，而N溝道型MIS晶體管的Vt的絕對值變得大于Vt0。在此情況下，邏輯電路200變?yōu)榈谌€(wěn)定狀態(tài)。
然后，當(dāng)輸入端IN21的電勢電平被升高到第一高電勢側(cè)電源VDD21的電勢電平時，N溝道型MIS晶體管MN23的狀態(tài)從導(dǎo)通變?yōu)榻刂?。然而，N溝道型MIS晶體管MN21和MN22的襯底電勢被保持在第二低電勢側(cè)電源GND22的電勢電平的數(shù)值，而這些晶體管的Vt的絕對值被保持大于Vt0。隨著輸入端IN21的電平的升高，N溝道MIS晶體管MN21的狀態(tài)從截止變?yōu)閷?dǎo)通。
與此同時，用于邏輯操作的P溝道型MIS晶體管MP22和MP21的狀態(tài)被分別從導(dǎo)通變?yōu)榻刂?。其他除晶體管MP22和MP21以外的用于邏輯操作的晶體管的狀態(tài)不變，即，P溝道型MIS晶體管MP24和MP23分別為導(dǎo)通狀態(tài)，用于邏輯操作的N溝道型MIS晶體管MN22和MN24分別為截止?fàn)顟B(tài)，輸出端OUT21輸出基本上等于第一高電勢側(cè)電源VDD21的電勢的高電勢電平。因此，P溝道型MIS晶體管MP25為截止，而N溝道型MIS晶體管MN25處于導(dǎo)通，因此，P溝道MIS晶體管MP22和MP24的Vt的絕對值等于Vt0的絕對值，而用于邏輯操作的N溝道型MIS晶體管MN21和MN22的Vt的絕對值大于Vt0的絕對值。因此，N溝道型MIS晶體管的漏電流被限定在較小的數(shù)值。在此情況下，邏輯電路200變?yōu)榈谒姆€(wěn)定狀態(tài)。
然后，當(dāng)輸入端IN22的電勢電平上升到第一高電勢側(cè)電源VDD21的電勢時，用于邏輯操作的N溝道型MIS晶體管MN22的狀態(tài)從截止變?yōu)閷?dǎo)通。類似的，用于邏輯操作的P溝道型MIS晶體管MP24的狀態(tài)從導(dǎo)通變?yōu)榻刂?，P溝道型MIS晶體管MP23的狀態(tài)從導(dǎo)通變?yōu)榻刂梗琋溝道型MIS晶體管MN24的狀態(tài)從截止變?yōu)閷?dǎo)通。其他晶體管的狀態(tài)保持不便，即用于邏輯操作的P溝道型MIS晶體管MP22為截止，P溝道型MIS晶體管MP21為截止，用于邏輯操作的N溝道型MIS晶體管MN21為導(dǎo)通狀態(tài)，N溝道型MIS晶體管MN23為導(dǎo)通狀態(tài)。
在此情況下，因?yàn)橛糜谶壿嫴僮鞯腘溝道型MIS晶體管MN21及MN22為導(dǎo)通而用于邏輯操作的P溝道型MIS晶體管MP22和MP24為截止，所以輸出端OUT21的電勢通過接納負(fù)載電流被降低到第一低電勢側(cè)電源GND21的電勢電平。隨著輸出端OUT21的輸出電勢電平的降低，P溝道型MIS晶體管MP25的狀態(tài)從截止變?yōu)閷?dǎo)通，而N溝道型MIS晶體管MN25的狀態(tài)從導(dǎo)通變?yōu)榻刂?。因此，用于邏輯操作的P溝道型MIS晶體管MP22和MP24的襯底電勢變?yōu)榈诙唠妱輦?cè)電源VDD22的電勢電平，而Vt的絕對值變得大于Vt0的絕對值，結(jié)果是漏電流被降低。
另一方面，用于邏輯操作的N溝道型MIS晶體管MN21和MN22的襯底被提供給第一低電勢側(cè)電源GND21的電勢電平，Vt的絕對值變?yōu)榛旧系扔赩t0的絕對值，從而可以有效的吸收漏電流。在此情況下，邏輯電路200返回到第一穩(wěn)定狀態(tài)。
如上所述，邏輯電路200與邏輯電路100類似，在保持工作速度的同時可降低漏電流。
雖然省略了詳細(xì)的描述，本發(fā)明可適用于諸如圖3中所示的2-輸入NOR(“或非”門)邏輯電路300。在2-輸入NOR邏輯電路300中，用于邏輯操作的晶體管的襯底電勢通過襯底電勢控制電路50和60進(jìn)行控制。
需注意的是，本發(fā)明并不限于邏輯電路100,200和300，也可適用于其他的邏輯電路。
例如，本發(fā)明可適用于圖6中所示的反相器600包括升壓電阻R61的情況。此外，本發(fā)明可適用于2-輸入NAND(“與非”門)邏輯電路700包括如圖7中所示的升壓電阻R71的情況。此外，本發(fā)明還可適用于2-輸入NOR邏輯電路800包括升壓電阻R81的情況，如圖8所示。
如上所述，根據(jù)本發(fā)明，如傳統(tǒng)技術(shù)一樣，當(dāng)為了防止切換速度降低而減少晶體管的閾值電壓的絕對值時，漏電流也不增加，因此，可同時滿足功耗降低和邏輯電路的高速工作的要求。結(jié)果是，當(dāng)將本發(fā)明適用于具有高工作頻率的半導(dǎo)體器件時可減少所產(chǎn)生的熱量，而無需提供散熱器和冷卻裝置。由于即使需要此類的裝置，其結(jié)構(gòu)也會很簡單。因此，可減少邏輯電路的總的生產(chǎn)成本。另一方面，當(dāng)將本發(fā)明適用于由電池驅(qū)動的移動裝置時，由于減少了功耗，從而可延長工作時間。
權(quán)利要求
1．一種邏輯電路，其特征在于包含輸出節(jié)點(diǎn)；連接在第一電源和所述輸出節(jié)點(diǎn)之間的第一導(dǎo)電型的第一晶體管；連接在第二電源和所述輸出節(jié)點(diǎn)之間的第二導(dǎo)電型的第二晶體管；與所述第一和第二晶體管的控制電極相連的輸入節(jié)點(diǎn)；用于響應(yīng)所述輸入節(jié)點(diǎn)和輸出節(jié)點(diǎn)上的信號控制所述第一晶體管的電勢的第一控制電路；及用于響應(yīng)所述輸入節(jié)點(diǎn)和輸出節(jié)點(diǎn)上的所述信號控制所述第二晶體管的電勢的第二控制電路。
2．一種邏輯電路，其特征在于包含連接在第一電源和輸出節(jié)點(diǎn)之間的第一導(dǎo)電型的第一晶體管；連接在第二電源和所述輸出節(jié)點(diǎn)之間的第二導(dǎo)電型的第二晶體管；與所述第一和第二晶體管的控制電極相連的輸入節(jié)點(diǎn)；用于向應(yīng)處于導(dǎo)通狀態(tài)的所述第一晶體管和處于截止?fàn)顟B(tài)的所述第二晶體管將不同于所述第二晶體管的源電勢的電勢提供給所述第二晶體管的所述襯底的第一控制電路；及用于響應(yīng)處于截止?fàn)顟B(tài)的所述第一晶體管和處于導(dǎo)通狀態(tài)的所述第二晶體管將不同于所述第一晶體管的源電勢的電勢提供給所述第一晶體管的所述襯底的第二控制電路。
3．根據(jù)權(quán)利要求2所述的邏輯電路，其特征在于所述第一控制電路響應(yīng)所述處于截止?fàn)顟B(tài)的所述第一晶體管和處于導(dǎo)通狀態(tài)的所述第二晶體管將基本上等于所述第二晶體管的源電勢的電勢提供給所述第二晶體管的所述襯底，而所述第二控制電路響應(yīng)處于導(dǎo)通狀態(tài)的所述第一晶體管和處于截止?fàn)顟B(tài)的所述第二晶體管將基本上等于所述第一晶體管的源電勢的電勢提供給所述第一晶體管的所述襯底。
4．一種邏輯電路，其特征在于包含連接在第一電源和所述輸出節(jié)點(diǎn)之間的第一導(dǎo)電型的第一晶體管；連接在第二電源和所述輸出節(jié)點(diǎn)之間的第二導(dǎo)電型的第二晶體管；當(dāng)所述輸出節(jié)點(diǎn)的電勢基本上等于所述第一電源的電勢時，將不同于所述第二電源的第一電勢提供給所述第二晶體管的所述襯底的第一控制電路；及當(dāng)所述輸出節(jié)點(diǎn)的電勢基本上等于所述第二電源的電勢時將不同于所述第一電源的第二電勢提供給所述第一晶體管的襯底的第二控制電路。
5．根據(jù)權(quán)利要求4所述的邏輯電路，其特征在于所述的第一電勢比所述第二電源的電勢低，所述第二電勢比所述第一電源的所述電勢高。
6．一種邏輯電路，其特征在于包含連接在第一電源和輸出節(jié)點(diǎn)之間的第一導(dǎo)電型的第一晶體管；連接在第二電源和所述輸出節(jié)點(diǎn)之間的第二導(dǎo)電型的第二晶體管；連接在所述第一電源和所述第一晶體管的襯底之間的所述第一導(dǎo)電型的第三晶體管；連接在所述第二電源和所述第二晶體管的襯底之間的所述第二導(dǎo)電型的第四晶體管；與所述第一到第四晶體管的控制電極相連的輸入節(jié)點(diǎn)；連接在第三電源和所述第一晶體管的所述襯底之間的所述第一導(dǎo)電型的第五晶體管，并具有與所述輸出節(jié)點(diǎn)相連的控制電極；及連接在第四電源和所述第二晶體管的所述襯底之間的所述第二導(dǎo)電型的第六晶體管，并具有與所述輸出節(jié)點(diǎn)相連的控制電極。
7．根據(jù)權(quán)利要求6所述的邏輯電路，其特征在于所述第三電源的電勢高于所述第一、第二、及第四電源的電勢，而所述第四電源的電勢低于所述第一，第二，和第三電源的電勢。
8．一種邏輯電路，其特征在于包含并聯(lián)連接在第一電源和輸出節(jié)點(diǎn)之間的第一導(dǎo)電型的第一和第二晶體管；串聯(lián)連接在第二電源和所述輸出節(jié)點(diǎn)之間的第二導(dǎo)電型的第三和第四晶體管；并聯(lián)連接在所述第一電源和至少一個所述第一和第二晶體管的襯底間的所述第一導(dǎo)電型的第五和第六晶體管；串聯(lián)連接在所述第二電源和至少一個所述第三和第四晶體管的襯底之間的所述第二導(dǎo)電型的第七和第八晶體管；與所述第一、第三、第五和第七晶體管的控制電極相連的第一輸入節(jié)點(diǎn)；與所述第二、第四、第六和第八晶體管的控制電極相連的第二輸入節(jié)點(diǎn)；連接在第三電源和所述第一和第二晶體管的至少一個所述襯底之間的所述第一導(dǎo)電型的第九晶體管，并具有與所述控制節(jié)點(diǎn)相連的控制電極；及連接在第四電源和所述第三和第四晶體管的至少一個所述襯底之間的所述第二導(dǎo)電型的第十晶體管，并具有與所述輸出端相連的控制電極。
9．一種邏輯電路，其特征在于包含第一電源，輸出節(jié)點(diǎn)，連接在所述第一電源和所述輸出節(jié)點(diǎn)之間的晶體管，與所述晶體管的控制電極相連的輸入節(jié)點(diǎn)，及用于響應(yīng)所述輸入節(jié)點(diǎn)和輸出節(jié)點(diǎn)上的信號控制所述晶體管的襯底的電勢的控制電路。
10．根據(jù)權(quán)利要求9所述的邏輯電路，其特征在于還包含第二電源和連接在所述第二電源和所述輸出節(jié)點(diǎn)之間的電阻。
全文摘要
一種在低壓下被驅(qū)動的邏輯電路,可同時滿足高速工作和低功耗的優(yōu)點(diǎn)。構(gòu)成反相器的P和N型晶體管MP11和MN11的襯底電勢響應(yīng)于反相器的穩(wěn)定狀態(tài)被控制。在反相器的穩(wěn)定狀態(tài),其中P型晶體管MP11為導(dǎo)通狀態(tài),N型晶體管MN11的襯底電勢被降低到地電勢或更低,在反相器的穩(wěn)定狀態(tài),其中N型晶體管MN11處于導(dǎo)通狀態(tài),P型晶體管MP11的襯底電勢被升高到電源電勢或更高。
文檔編號H03K19/00GK1237040SQ9910346
公開日1999年12月1日 申請日期1999年3月30日 優(yōu)先權(quán)日1998年3月30日
發(fā)明者古賀廣志 申請人:日本電氣株式會社