專利名稱：驅(qū)動(dòng)非易失性邏輯電路的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及驅(qū)動(dòng)非易失性邏輯電路的方法。
背景技術(shù)：
圖10 圖14是專利文獻(xiàn)1的圖1 圖5。如圖10所示，本發(fā)明的半導(dǎo)體存儲(chǔ)裝置10具有由強(qiáng)介電體層1313和半導(dǎo)體層14 構(gòu)成的層疊膜，在層疊膜的強(qiáng)介電體層13—側(cè)形成第1電極12，在層疊膜的半導(dǎo)體層14 一側(cè)形成多個(gè)第2電極15a 15c。另外，這些層形成在基板11上。圖IlA和圖IlB是表示半導(dǎo)體存儲(chǔ)裝置的初始狀態(tài)的圖，圖IlA是截面立體圖，圖 IlB表示等效電路圖。例如，在半導(dǎo)體層14使用η型半導(dǎo)體的情況下，在初始狀態(tài)下，以使強(qiáng)介電體層13 的極化16與半導(dǎo)體層14的電子(多數(shù)載流子(carrier))耦合的方式，制作所有的極化16 都朝向同一個(gè)方向的狀態(tài)。此時(shí)，在半導(dǎo)體層14與強(qiáng)介電體層13的邊界附近，蓄積有由強(qiáng)介電體層13的極化電荷激發(fā)的二維電子17，半導(dǎo)體層14成為低電阻狀態(tài)。因此，由于半導(dǎo)體層14與金屬電極同樣起到作為電流通道的作用，因此，能夠?qū)雽?dǎo)體層14視為普通的電極。此時(shí)，如圖IlB所示，半導(dǎo)體層14與第2電極15a 15c的導(dǎo)通狀態(tài)成為短路。在該狀態(tài)下，如圖12A所示，如果在任意選擇的第2電極15c上，施加相對(duì)于第1 電極12較高的偏置電壓，僅使形成了第2電極15c的部位中的強(qiáng)介電體層13的極化反轉(zhuǎn)， 則由于極化朝向排斥半導(dǎo)體層14內(nèi)的電子的方向，所以僅形成了第2電極15c的部位中的半導(dǎo)體層14的區(qū)域(A)進(jìn)行耗盡18，成為高電阻狀態(tài)。其結(jié)果是，如圖12B所示，半導(dǎo)體層 14與第2電極15c的導(dǎo)通狀態(tài)成為開(kāi)路(open)。圖13A 圖13C表示形成了第2電極15的部位中的半導(dǎo)體層14的2個(gè)電阻狀態(tài)， 圖13A是低電阻狀態(tài)時(shí)的截面圖，圖1 是高電阻狀態(tài)時(shí)的截面圖，圖13C是表示半導(dǎo)體層 14與第2電極15之間的片電阻值的表。如該表所示，形成了第2電極15a 15c的部位中的半導(dǎo)體層14的各區(qū)域(A)，由于強(qiáng)介電體層13的極化促進(jìn)效果，能夠取得片電阻值不同的2個(gè)狀態(tài)。在圖1 表示的狀態(tài)中，如果在第2電極15上施加相對(duì)于第1電極12較低的偏置電壓，使強(qiáng)介電體層13的極化再次反轉(zhuǎn)，則由于極化朝向蓄積電子的方向，所以形成了第2 電極15的部位中的半導(dǎo)體層14的區(qū)域(A)再次返回到低電阻狀態(tài)。其結(jié)果是，半導(dǎo)體層 14與第2電極15的導(dǎo)通狀態(tài)再次成為短路。圖14A 圖14C是表示用4端子法測(cè)定半導(dǎo)體層14的電阻值的結(jié)果的圖，圖14A 是蓄積有二維電子的低電阻狀態(tài)時(shí)的測(cè)定圖，圖14B是排斥了二維電子的高電阻狀態(tài)時(shí)的測(cè)定圖，圖14C是表示各個(gè)測(cè)定結(jié)果的表。如該表所示，低電阻狀態(tài)的半導(dǎo)體層14的片電阻值大致是1 X IO3 Ω / 口以下，高電阻狀態(tài)的半導(dǎo)體層14的片電阻值大致是1 X IO6 Ω / 口以上。從專利文獻(xiàn)1的段落號(hào)〔0057〕和〔0062〕 〔0067〕中引用上述的記述。其與特開(kāi)2009-099606號(hào)公報(bào)的段落號(hào)00 和0033 0038對(duì)應(yīng)。先行技術(shù)文獻(xiàn)專利文獻(xiàn)1 美國(guó)專利申請(qǐng)公開(kāi)第2009/0097299號(hào)說(shuō)明書(shū)(與特開(kāi)2009-099606 號(hào)公報(bào)的內(nèi)容相同)

發(fā)明內(nèi)容
發(fā)明要解決的課題本發(fā)明的目的是提供驅(qū)動(dòng)利用了圖10 圖14所示的電阻狀態(tài)切換的非易失性邏輯電路的新方法。用于解決課題的方法本發(fā)明的一個(gè)方式是驅(qū)動(dòng)非易失性邏輯電路的方法，具有以下的工序(a) (d)準(zhǔn)備上述非易失性邏輯電路的工序(a)，其中，上述非易失性邏輯電路具有控制電極、強(qiáng)介質(zhì)體膜、半導(dǎo)體膜和電極組，上述控制電極、上述強(qiáng)介質(zhì)體膜、上述半導(dǎo)體膜和上述電極組以此順序?qū)盈B，上述半導(dǎo)體膜分割成第1 第4半導(dǎo)體部分，電極組具有電源電極、輸出電極、第1 第8輸入電極和第1 第4邏輯設(shè)定電極，X方向、Y方向和Z方向，分別是上述強(qiáng)介質(zhì)體膜的長(zhǎng)度方向、與上述長(zhǎng)度方向正交的方向和上述層疊方向，沿著X方向，第1 第8輸入電極和第1 第4邏輯設(shè)定電極夾在上述電源電極與上述輸出電極之間，沿著Y方向，配置上述第1 第4邏輯設(shè)定電極，沿著Y方向，配置上述第1 第4輸入電極，沿著Y方向，配置上述第5 第8輸入電極，沿著X方向，在上述第1半導(dǎo)體部分上配置上述第1輸入電極、上述第5輸入電極和上述第1邏輯設(shè)定電極，沿著X方向，在上述第2半導(dǎo)體部分上配置上述第2輸入電極、上述第6輸入電極和上述第2邏輯設(shè)定電極，沿著X方向，在上述第3半導(dǎo)體部分上配置上述第3輸入電極、上述第7輸入電極和上述第3邏輯設(shè)定電極，沿著X方向，在上述第4半導(dǎo)體部分上配置上述第4輸入電極、上述第8輸入電極和上述第4邏輯設(shè)定電極，第1絕緣部夾在上述第1半導(dǎo)體部分與上述第2半導(dǎo)體部分之間，使上述第1半導(dǎo)體部分與上述第2半導(dǎo)體部分電絕緣，第2絕緣部夾在上述第2半導(dǎo)體部分與上述第3半導(dǎo)體部分之間，使上述第2半導(dǎo)體部分與上述第3半導(dǎo)體部分電絕緣，第3絕緣部夾在上述第3半導(dǎo)體部分與上述第4半導(dǎo)體部分之間，使上述第3半導(dǎo)體部分與上述第4半導(dǎo)體部分電絕緣；將上述非易失性邏輯電路設(shè)定成從AND、OR、NAND, NOR或XOR中選擇出的1個(gè)邏輯的工序(b)，
其中，V1、VA、VB、VC和VD是分別施加到上述控制電極和上述第1 第4邏輯設(shè)定電極的電壓，在設(shè)定AND的情況下，施加滿足下面的不等式(I)的電壓，Vl > VA、V1 < VB、V1 < VC 禾口 Vl < VD......(I)在設(shè)定OR的情況下，施加滿足下面的不等式(II)的電壓，Vl > VA、V1 > VB、V1 > VC 和 Vl < VD ......(II)在設(shè)定NAND的情況下，施加滿足下面的不等式(III)的電壓，Vl < VA、V1 > VB、V1 > VC 和 Vl > VD ......(Ill)在設(shè)定NOR的情況下，施加滿足下面的不等式(IV)的電壓，Vl < VA、V1 < VB、V1 < VC 禾口 Vl > VD ......(IV)在設(shè)定M)R的情況下，施加滿足下面的不等式(V)的電壓，Vl < VA、Vl > VB、Vl > VC 和 Vl < VD ......(V)；將從第1 第4狀態(tài)中選擇出的1種狀態(tài)寫(xiě)入到上述非易失性邏輯電路中的工序
(C)，其中，Va Vh是分別施加到上述第1 第8輸入電極的電壓，在寫(xiě)入上述第1狀態(tài)的情況下，施加滿足下面的不等式(VI)的電壓Vl、Va Vh。Vl > Va、Vl >Vb、Vl <Vc、Vl <Vd、Vl >Ve、Vl < Vf、Vl > Vg 和 Vl <Vh ......
(VI)在寫(xiě)入上述第2狀態(tài)的情況下，施加滿足下面的不等式(VII)的電壓Vl、Va Vh。Vl < Va、Vl <Vb、Vl >Vc、Vl >Vd、Vl >Ve、Vl < Vf、Vl > Vg 和 Vl <Vh ......
(VII)在寫(xiě)入上述第3狀態(tài)的情況下，施加滿足下面的不等式(VIII)的電壓VI、Va Vh。Vl > Va、Vl >Vb、Vl <Vc、Vl <Vd、Vl <Ve、Vl > Vf、Vl < Vg 和 Vl >Vh ......
(VIII)在寫(xiě)入上述第4狀態(tài)的情況下，施加滿足下面的不等式(IX)的電壓Vl、Va Vh。Vl < Va、Vl <Vb、Vl >Vc、Vl >Vd、Vl <Ve、Vl > Vf、Vl < Vg 和 Vl >Vh ......
(IX)在上述工序(b)中當(dāng)設(shè)定AND時(shí)，第1狀態(tài)是低電阻狀態(tài)，第2 第4狀態(tài)是高電阻狀態(tài)，在上述工序(b)中當(dāng)設(shè)定OR時(shí)，第1 第3狀態(tài)是低電阻狀態(tài)，第4狀態(tài)是高電阻狀態(tài)，在上述工序(b)中當(dāng)設(shè)定NAND時(shí)，第2 第4狀態(tài)是低電阻狀態(tài)，第1狀態(tài)是高電阻狀態(tài)，在上述工序(b)中當(dāng)設(shè)定NOR時(shí)，第4狀態(tài)是低電阻狀態(tài)，第1 第3狀態(tài)是高電阻狀態(tài)，在上述工序(b)中當(dāng)設(shè)定XOR時(shí)，第2狀態(tài)和第3狀態(tài)是低電阻狀態(tài)，第1狀態(tài)和第4狀態(tài)是高電阻狀態(tài)；和測(cè)定通過(guò)在上述電源電極與上述輸出電極之間施加電位差而產(chǎn)生的電流，基于上述電流決定寫(xiě)入到上述非易失性邏輯電路的狀態(tài)是上述高電阻狀態(tài)或上述低電阻狀態(tài)的哪一種的工序(d)。另外，本發(fā)明的其它方式是具有控制電極、強(qiáng)介質(zhì)體膜、半導(dǎo)體膜和電極組的非易失性邏輯電路，其中，上述控制電極、上述強(qiáng)介質(zhì)體膜、上述半導(dǎo)體膜和上述電極組以此順序?qū)盈B，電極組具有電源電極、輸出電極、第1 第8輸入電極和第1 第4邏輯設(shè)定電極，X方向、Y方向和Z方向，分別是上述強(qiáng)介質(zhì)體膜的長(zhǎng)度方向、與上述長(zhǎng)度方向正交的方向和上述層疊方向，沿著X方向，第1 第8輸入電極和第1 第4邏輯設(shè)定電極夾在上述電源電極與上述輸出電極之間，沿著Y方向，配置上述第1 第4邏輯設(shè)定電極，沿著Y方向，配置上述第1 第4輸入電極，沿著Y方向，配置上述第5 第8輸入電極， 沿著X方向，配置上述第1輸入電極、上述第5輸入電極和上述第1邏輯設(shè)定電極，沿著X方向，配置上述第2輸入電極、上述第6輸入電極和上述第2邏輯設(shè)定電極，沿著X方向，配置上述第3輸入電極、上述第7輸入電極和上述第3邏輯設(shè)定電極，沿著X方向，配置上述第4輸入電極、上述第8輸入電極和上述第4邏輯設(shè)定電極。發(fā)明的效果本發(fā)明提供驅(qū)動(dòng)能夠切換成從邏輯與(AND)、邏輯或(OR)、邏輯與非(NAND)、邏輯或非(NOR)以及邏輯異或O(OR)的任意種中選擇出的1種邏輯的非易失性邏輯電路的新方法。


圖IA表示實(shí)施方式1的非易失性邏輯電路20的俯視圖。圖IB表示實(shí)施方式1的非易失性邏輯電路20的A-A’線截面圖。圖IC表示實(shí)施形態(tài)1的非易失性邏輯電路20的B-B’線截面圖。圖2表示在實(shí)施方式1中，輸入電極17a 17h與第1和第2輸入信號(hào)的關(guān)系。圖3表示實(shí)施方式1中的真值表。圖4表示5種邏輯與邏輯設(shè)定電極18a 18d之間的關(guān)系。圖5表示5種邏輯與施加于邏輯設(shè)定電極18a 18d的具體的電壓之間的關(guān)系。圖6表示第1 第4狀態(tài)、施加電壓和5種邏輯的關(guān)系。圖7A表示在第1狀態(tài)下，具體施加于邏輯設(shè)定電極18a 18d的電壓。圖7B表示在第2狀態(tài)下，具體施加于邏輯設(shè)定電極18a 18d的電壓。圖7C表示在第3狀態(tài)下，具體施加于邏輯設(shè)定電極18a 18d的電壓。圖7D表示在第3狀態(tài)下，具體施加于邏輯設(shè)定電極18a 18d的電壓。圖8是表示與施加于電極的電壓對(duì)應(yīng)的極化的差異的截面圖。圖9表示在實(shí)施例1中，第1和第2輸入信號(hào)、5種邏輯以及在第1 第4狀態(tài)下算出的最大和最小電阻值的關(guān)系。
圖10表示專利文獻(xiàn)1的圖1。
圖IlA表示專利文獻(xiàn)1的圖2(a
圖IlB表示專利文獻(xiàn)1的圖2(b
圖12A表示專利文獻(xiàn)1的圖3(a
圖12B表示專利文獻(xiàn)1的圖3(b
圖13A表示專利文獻(xiàn)1的圖4(a
圖13B表示專利文獻(xiàn)1的圖4(b
圖13C表示專利文獻(xiàn)1的圖4(c
圖14A表示專利文獻(xiàn)1的圖5(a
圖14B表示專利文獻(xiàn)1的圖5(b
圖14C表示專利文獻(xiàn)1的圖5(c
具體實(shí)施例方式以下，參照

本發(fā)明的實(shí)施方式。(實(shí)施方式1)(非易失性邏輯電路20的結(jié)構(gòu))圖IA表示實(shí)施方式1的非易失性邏輯電路20的俯視圖。圖IB表示圖IA中的 A-A，的截面圖。圖IC表示圖IA中的B-B，線的截面圖。如圖IB所示，控制電極12、強(qiáng)介電體膜13、半導(dǎo)體膜14、電極組15 18依次層疊在基板11上。電極組具有電源電極15、輸出電極16、第1 第8輸入電極17a Hh和第1 第4邏輯設(shè)定電極18a 18d。如圖IA和圖IB所示，X方向、Y方向和Z方向分別是上述強(qiáng)介電體膜(13)的長(zhǎng)度方向、與長(zhǎng)度方向正交的方向和層疊方向。如圖IA所示，半導(dǎo)體膜14分割成第1 第4半導(dǎo)體部分14a 14d。第1 第4半導(dǎo)體部分1 14d優(yōu)選是長(zhǎng)方形。第1 第4半導(dǎo)體部分1 14d的各長(zhǎng)度方向平行于X方向。沿著X方向，第1 第8輸入電極17a Hh和第1 第4邏輯設(shè)定電極18a 18d夾在電源電極15與輸出電極16之間。沿著Y方向，配置第1 第4邏輯設(shè)定電極18a 18d。沿著Y方向，配置第1 第4輸入電極17a 17d。沿著Y方向，配置第5 第8輸入電極17e 17d。沿著X方向，在第1半導(dǎo)體部分1 上配置第1輸入電極17a、第5輸入電極17e 和第1邏輯設(shè)定電極18a。圖IA中，沿著X方向，第5輸入電極17e夾在第1邏輯設(shè)定電極 18a與第1輸入電極17a之間。但是第1輸入電極17a或第1邏輯設(shè)定電極18a的任一個(gè)也能夠夾在其它的2個(gè)電極之間。沿著X方向，在第2半導(dǎo)體部分14b上配置第2輸入電極17b、第6輸入電極17f 和第2邏輯設(shè)定電極18b。圖IA和圖IB中，沿著X方向，第6輸入電極17f夾在第2邏輯設(shè)定電極18b與第2輸入電極17b之間。但是第2輸入電極17b或第2邏輯設(shè)定電極18b的任一個(gè)也能夠夾在其它的2個(gè)電極之間。沿著X方向，在第3半導(dǎo)體部分Hc上配置第3輸入電極17c、第7輸入電極17g 和第3邏輯設(shè)定電極18c。圖IA中，沿著X方向，第7輸入電極17g夾在第3邏輯設(shè)定電極 18c與第3輸入電極17c之間。但是第3輸入電極17c或第3邏輯設(shè)定電極18c的任一個(gè)也能夠夾在其它的2個(gè)電極之間。沿著X方向，在第4半導(dǎo)體部分14d上配置第4輸入電極17d、第8輸入電極Hh 和第4邏輯設(shè)定電極18d。圖IA中，沿著X方向，第8輸入電極Hh夾在第4邏輯設(shè)定電極 18d與第4輸入電極17d之間。但是第4輸入電極17d或第4邏輯設(shè)定電極18d的任一個(gè)也能夠夾在其它的2個(gè)電極之間。如圖IA所示，第1絕緣部如、第2絕緣部4b和第3絕緣部如沿著X方向設(shè)置在半導(dǎo)體層14的內(nèi)部。第1絕緣部如夾在第1半導(dǎo)體部分1 與第2半導(dǎo)體部分14b之間，使第1半導(dǎo)體部分1 與第2半導(dǎo)體部分14b電絕緣。S卩，第1絕緣部如使由第1邏輯設(shè)定電極18a、 第1輸入電極17a和第5輸入電極17e構(gòu)成的3個(gè)電極與由第2邏輯設(shè)定電極18b、第2輸入電極17b和第6輸入電極17f構(gòu)成的3個(gè)電極電絕緣。第2絕緣部4b夾在第2半導(dǎo)體部分14b與第3半導(dǎo)體部分Hc之間，使第2半導(dǎo)體部分14b與第3半導(dǎo)體部分14c電絕緣。S卩，第2絕緣部4b使由第2邏輯設(shè)定電極18b、 第2輸入電極17b和第6輸入電極17f構(gòu)成的3個(gè)電極與由第3邏輯設(shè)定電極18c、第3輸入電極17c和第7輸入電極17g構(gòu)成的3個(gè)電極電絕緣。第3絕緣部如夾在第3半導(dǎo)體部分Hc與第4半導(dǎo)體部分14d之間，使第3半導(dǎo)體部分Hc與第4半導(dǎo)體部分14d電絕緣。S卩，第3絕緣部如使由第3邏輯設(shè)定電極18c、 第3輸入電極17c和第7輸入電極17g構(gòu)成的3個(gè)電極與由第4邏輯設(shè)定電極18d、第4輸入電極17d和第8輸入電極Hh構(gòu)成的3個(gè)電極電絕緣。如圖IB所示，強(qiáng)介質(zhì)體膜13的上表面露出在第1 第3絕緣部如 如的各底面。第1 第3絕緣部如 如也可以形成得更深。即，也能夠強(qiáng)介質(zhì)體膜13的內(nèi)部或底面露出在第1 第3絕緣部如 如的各底面。第1絕緣部如的例子是槽或絕緣體。該槽能夠是真空的。該槽能夠充滿像空氣那樣的氣體。絕緣體的例子是氧化硅。第2絕緣部4b和第3絕緣部如的例子也與第1絕緣部如相同，是槽或者絕緣體。在非易失性邏輯電路20中，根據(jù)強(qiáng)介質(zhì)體膜13中的極化的方向，控制流過(guò)半導(dǎo)體膜14的電流。即，在強(qiáng)介質(zhì)體膜13的極化與+Z方向一致的情況下，在半導(dǎo)體膜14中激發(fā)的電子使半導(dǎo)體膜14成為低電阻。反之，在該極化與-Z方向一致的情況下，從半導(dǎo)體膜14 逃逸的電子使半導(dǎo)體膜14成為高電阻。在輸入電極17a Hh與控制電極12之間和邏輯設(shè)定電極18a 18d與控制電極12之間施加電壓，控制半導(dǎo)體膜14的電阻值。由此，能夠使電源電極15與輸出電極16 之間的電阻值變化。通過(guò)該電阻值的變化，非易失性邏輯電路20能夠執(zhí)行邏輯運(yùn)算。以下， 說(shuō)明該邏輯運(yùn)算。(使用了非易失性邏輯電路20的邏輯運(yùn)算)接著，參照?qǐng)D4 圖7，說(shuō)明由非易失性邏輯電路20進(jìn)行的邏輯運(yùn)算。
非易失性邏輯電路20執(zhí)行2輸入1輸出的邏輯運(yùn)算。2個(gè)輸入信號(hào)由第1輸入信號(hào)和第2輸入信號(hào)構(gòu)成。該邏輯運(yùn)算大致分為通過(guò)邏輯設(shè)定電極18a 18d進(jìn)行的邏輯設(shè)定和向輸入電極 17a 17h的輸入寫(xiě)入。首先，非易失性邏輯電路20通過(guò)邏輯設(shè)定電極18a 18d，設(shè)定成具有從由邏輯與 (AND)、邏輯或(OR)、邏輯與非(NAND)、邏輯或非(NOR)和邏輯異或O(OR)構(gòu)成的組中選擇出的1種邏輯。當(dāng)然不必說(shuō)，不會(huì)在非易失性邏輯電路20中同時(shí)設(shè)定2種以上的邏輯。接著，經(jīng)由輸入電極17a 17h，在非易失性邏輯電路20中輸入第1輸入信號(hào)和第 2輸入信號(hào)。(邏輯設(shè)定)在輸入寫(xiě)入之前，非易失性邏輯電路20設(shè)定成具有從邏輯與(AND)、邏輯或(OR)、 邏輯與非(NAND)、邏輯或非(NOR)和邏輯異或O(OR)中選擇出的1種邏輯。以下說(shuō)明邏輯設(shè)定的順序。優(yōu)選在邏輯設(shè)定之前進(jìn)行第1復(fù)位動(dòng)作。在第1復(fù)位動(dòng)作中，對(duì)邏輯設(shè)定電極 18a 18d施加電壓Vin，而且對(duì)控制電極12施加滿足Vin < Vreset不等式的電壓Vreset。 更具體地講，優(yōu)選一邊對(duì)邏輯設(shè)定電極18a 18d施加0V，一邊對(duì)控制電極12施加10V。通過(guò)這樣的方式，將強(qiáng)介電體膜13的全部極化設(shè)定成向上。在邏輯設(shè)定時(shí)，分別對(duì)控制電極12施加VI，對(duì)第1邏輯設(shè)定電極18a施加VA，對(duì)第2邏輯設(shè)定電極18b施加VB，對(duì)第3邏輯設(shè)定電極18c施加VC，對(duì)第4邏輯設(shè)定電極18d施加VD。該電壓施加帶來(lái)使位于邏輯設(shè)定電極18a 18d下面部分的強(qiáng)介電體膜13的各極化向上或向下的結(jié)果。該結(jié)果又帶來(lái)位于各邏輯設(shè)定電極18a 18d下面部分的各半導(dǎo)體膜14具有高電阻狀態(tài)或低電阻狀態(tài)的某一種狀態(tài)的結(jié)果。通過(guò)這樣的方式，非易失性邏輯電路20設(shè)定成具有從邏輯與(AND)、邏輯或(OR)、邏輯與非(NAND)、邏輯或非(NOR)和邏輯異或O(OR)中選擇出的1種邏輯。在設(shè)定了 AND的情況下，施加滿足以下不等式(I)的電壓。Vl > VA，V1 <VB，V1 <VC 禾口 Vl < VD ......(I)更具體地講，一邊Vl保持為0V，一邊施加-IOV的VA、10V的VB、10V的VC和IOV 的VD。在設(shè)定了 OR的情況下，施加滿足以下不等式(II)的電壓。Vl > VA，V1 >VB，V1 >VC 禾口 Vl < VD ......(II)更具體地講，一邊Vl保持為0V，一邊施加-IOV的VA、-IOV的VB、-IOV的VC和 IOV 的 VD。在設(shè)定了 NAND的情況下，施加滿足以下不等式(III)的電壓。Vl < VA，V1 >VB，V1 >VC 禾口 Vl > VD ......(Ill)更具體地講，一邊Vl保持為OV，一邊施加IOV的VA、-IOV的VB、-IOV的VC和-10V
12的VD。在設(shè)定了 NOR的情況下，施加滿足以下不等式(IV)的電壓。Vl < VA，V1 <VB，V1 <VC 禾口 Vl > VD ......(IV)更具體地講，一邊Vl保持為0V，一邊施加IOV的VA、10V的VB、10V的VC和-IOV 的VD。在設(shè)定了 XOR的情況下，施加滿足以下不等式(V)的電壓。Vl < VA，V1 >VB，V1 >VC 禾口 Vl < VD ......(V)更具體地講，一邊Vl保持為0V，一邊施加IOV的VA、_10V的VB、_10V的VC和IOV 的VD。圖4歸納邏輯設(shè)定時(shí)的邏輯設(shè)定電極18a 18d的狀態(tài)。圖5表示邏輯設(shè)定時(shí)的具體電位。圖4中的“ON”和“OFF”分別對(duì)應(yīng)于-IOV和10V。控制電極12的電位始終維持為一定。優(yōu)選維持為0V。(輸入寫(xiě)入)以下，說(shuō)明輸入寫(xiě)入的順序。在輸入寫(xiě)入時(shí)，在非易失性邏輯電路20中寫(xiě)入從第1 第4狀態(tài)中選擇出的1種狀態(tài)。當(dāng)然不必說(shuō)，不會(huì)在非易失性邏輯電路20中同時(shí)寫(xiě)入2種以上的狀態(tài)。優(yōu)選在輸入寫(xiě)入之前進(jìn)行第2復(fù)位動(dòng)作。在第2復(fù)位動(dòng)作中，對(duì)輸入電極17a 17h施加電壓Vin，而且對(duì)控制電極12施加滿足Vin < Vreset不等式的電壓Vreset。更具體地講，優(yōu)選一邊對(duì)輸入電極17a Hh施加0V，一邊對(duì)控制電極12施加10V。通過(guò)這樣的方式，將強(qiáng)介電體膜13的全部極化設(shè)定成向上。如圖2所示，將第1輸入信號(hào)輸入到第1輸入電極17a和第2輸入電極17b。將第 1輸入信號(hào)的非(否定)輸入到第3輸入電極17c和第4輸入電極17d。將第2輸入信號(hào)輸入到第5輸入電極17e和第7輸入電極17g。將第2輸入信號(hào)的非輸入到第6輸入電極 17f和第8輸入電極17h?；趫D3所示的真值表，輸出邏輯運(yùn)算的執(zhí)行結(jié)果。在輸入寫(xiě)入時(shí)，分別對(duì)控制電極12施加VI，對(duì)第1輸入電極17a施加Va，對(duì)第2輸入電極17b施加Vb，對(duì)第3輸入電極17c施加Vc，對(duì)第4輸入電極17d施加Vd，對(duì)第5輸入電極17e施加Ve，對(duì)第6輸入電極17f施加Vf，對(duì)第7輸入電極17g施加Vg，對(duì)第8輸入電極Hh施加Vh。由于將第1輸入信號(hào)輸入到第1輸入電極17a和第2輸入電極17b，所以優(yōu)選滿足 Va = Vb的等式。出于同樣的理由，優(yōu)選Vc = Vd, Ve = Vg和Vf = Vh。該電壓施加帶來(lái)了使位于各輸入電極17a Hh下面部分的強(qiáng)介電體膜13的各極化向上或向下的結(jié)果。該結(jié)果又帶來(lái)了位于輸入電極17a Hh下面的各半導(dǎo)體膜14 的部分具有高電阻狀態(tài)或低電阻狀態(tài)的某一種狀態(tài)的結(jié)果。通過(guò)這樣的方式，在非易失性邏輯電路20中寫(xiě)入從第1 第4狀態(tài)中選擇出的1種狀態(tài)。在寫(xiě)入第1狀態(tài)的情況下，施加滿足以下不等式(VI)的VI、Va Vh。
0179]更具體地講，一邊保持Vl為0V，一邊施加-IOV的Va、-IOV的Vb、IOV的Vc、10V的 VcU -IOV 的 Ve、IOV 的 Vf、-IOV 的 Vg 禾口 IOV 的 Vh0在-IOV和+IOV分別與真(1)和假(0)對(duì)應(yīng)的情況下，在第1狀態(tài)下，對(duì)第1 第 8輸入電極17a Hh分別輸入真(1)、真(1)、假(0)、假(0)、真(1)、假(0)、真(1)和假 (0)。在寫(xiě)入第2狀態(tài)的情況下，施加滿足以下不等式(VII)的VI、Va Vh。Vl < Va，Vl < Vb，Vl > Vc，Vl > Vd，Vl > Ve，Vl < Vf，Vl > Vg 和 Vl < Vh ......
(VII)更具體地講，一邊保持Vl為0V、一邊施加IOV的Va、10V的Vb、-IOV的Ne、-IOV 的 VcU -IOV 的 VeUOV 的 Vf、-IOV 的 Vg 和 IOV 的 Vh0SP，在第2狀態(tài)下，對(duì)第1 第8輸入電極17a 17h分別輸入假(0)、假(0)、真 ⑴、真⑴、真⑴、假(0)、真⑴和假(0)。在寫(xiě)入第3狀態(tài)的情況下，施加滿足以下不等式(VIII)的VI、Va Vh。Vl > Va，Vl >Vb，Vl <Vc，Vl <Vd，Vl <Ve，Vl > Vf，Vl < Vg 和 Vl >Vh ......
(VIII)更具體地講，一邊保持Vl為0V，一邊施加-IOV的Va、-IOV的Vb、IOV的Vc、10V的 VcU IOV 的 Ne、-IOV 的 Vf、IOV 的 Vg 禾口 -IOV 的 Vh0SP，在第3狀態(tài)下，對(duì)第1 第8輸入電極17a 17h分別輸入真⑴、真⑴、假 (0)、假(0)、假(0)、真(1)、假(0)和真(1)。在寫(xiě)入第4狀態(tài)的情況下，施加滿足以下不等式(IX)的VI、Va Vh。Vl < Va，Vl <Vb，Vl >Vc，Vl >Vd，Vl <Ve，Vl > Vf，Vl < Vg 和 Vl >Vh ......
(IX)更具體地講，一邊保持Vl為0V，一邊施加IOV的Va、10V的Vb、-IOV的Ne、-IOV 的 VcU IOV 的 Ve、-IOV 的 Vf、IOV 的 Vg 和-IOV 的 Vh0SP，在第4狀態(tài)下，對(duì)第1 第8輸入電極17a 17h分別輸入假(0)、假(0)、真 ⑴、真⑴、假(0)、真⑴、假(0)和真⑴。圖6歸納輸入寫(xiě)入時(shí)的輸入電極17a 17h的電位。圖3所示的第1和第2輸入信號(hào)中的“1”和“0”分別對(duì)應(yīng)于圖6所示的輸入電壓的-IOV和10V?？刂齐姌O12的電位始終維持為一定。優(yōu)選維持為0V。圖7A 圖7D分別對(duì)應(yīng)于第1 第4狀態(tài)。圖8表示施加-IOV和IOV到邏輯設(shè)定電極18a 18d和輸入電極17a 17h時(shí)的強(qiáng)介電體膜13的極化狀態(tài)和半導(dǎo)體膜14的狀態(tài)。施加了 -IOV的位于輸入電極33下面的半導(dǎo)體31，由于因強(qiáng)介電體膜13的極化30a產(chǎn)生的電子的蓄積，所以具有低的電阻。施加了 IOV的位于輸入電極34下面的半導(dǎo)體32，由于因強(qiáng)介電體膜13的極化30b產(chǎn)生的電子逃逸，所以具有高的電阻。
14
寫(xiě)入輸入之后，能夠切斷非易失性邏輯電路的電源。(讀出)以下，說(shuō)明來(lái)自非易失性邏輯電路20的讀出。在電源電極15與輸出電極16之間施加電位差，測(cè)定流過(guò)半導(dǎo)體膜14的電流。在該電流的測(cè)定時(shí)，優(yōu)選對(duì)控制電極12、邏輯設(shè)定電極18a 18d和輸入電極17a Hh施加 OV。施加于電源電極15與輸出電極16之間的電位差，優(yōu)選在邏輯運(yùn)算時(shí)施加于控制電極12邏輯與設(shè)定電極18a 18d之間和控制電極12與輸入電極17a 17h的電位差的 1/5。電源電極15與輸出電極16之間的電位差的1個(gè)例子是0. IV。根據(jù)該電流決定電阻值。即，基于所測(cè)定的電流的大小，決定非易失性邏輯電路20 的狀態(tài)是高電阻狀態(tài)或低電阻狀態(tài)的哪一種。在非易失性邏輯電路20中設(shè)定了邏輯與(AND)的情況下，第一狀態(tài)是低電阻狀態(tài)。第二狀態(tài)、第三狀態(tài)和第四狀態(tài)是高電阻狀態(tài)。在非易失性邏輯電路20中設(shè)定了邏輯或(OR)的情況下，第一狀態(tài)、第二狀態(tài)和第三狀態(tài)是低電阻狀態(tài)。第四狀態(tài)是高電阻狀態(tài)。在非易失性邏輯電路20中設(shè)定了邏輯與非(NAND)的情況下，第二狀態(tài)、第三狀態(tài)和第四狀態(tài)是低電阻狀態(tài)。第一狀態(tài)是高電阻狀態(tài)。在非易失性邏輯電路20中設(shè)定了邏輯或非(NOR)的情況下，第四狀態(tài)是低電阻狀態(tài)。第一狀態(tài)、第二狀態(tài)和第三狀態(tài)是高電阻狀態(tài)。在非易失性邏輯電路20中設(shè)定了邏輯異或O(OR)的情況下，第二狀態(tài)和第三狀態(tài)是低電阻狀態(tài)。第一狀態(tài)和第四狀態(tài)是高電阻狀態(tài)。高電阻狀態(tài)和低電阻狀態(tài)分別與基于第1輸入信號(hào)和第2輸入信號(hào)的邏輯的假和真對(duì)應(yīng)。通過(guò)這樣的方式，非易失性邏輯電路20作為具有從由非易失性邏輯與(AND)、非易失性邏輯或(OR)、非易失性邏輯與非(NAND)、非易失性邏輯或非(NOR)、非易失性邏輯異或 (XOR)構(gòu)成的組中選擇出的1種邏輯的電路的發(fā)揮作用。(實(shí)施例)以下記述的實(shí)施例更詳細(xì)地說(shuō)明本發(fā)明。(實(shí)施例1)(1)在具有由硅氧化膜覆蓋的表面的硅基板11上，使用電子槍蒸鍍法，依次形成具有5nm厚度的鈦膜和具有30nm厚度的鉬膜。進(jìn)而，用脈沖激光沉積法形成具有IOnm厚度的SrRu03(以下，記為SR0)膜。通過(guò)這樣的方式，在硅基板11上形成控制電極12。(2)使用脈沖激光沉積法將基板加熱到700°C，形成具有450nm厚度的由!^(Zr， Ti)03構(gòu)成的強(qiáng)介電體膜13。(3)將基板的溫度設(shè)定成400°C，形成具有30nm厚度的由ZnO構(gòu)成的半導(dǎo)體膜14。(4)在半導(dǎo)體膜14上，通過(guò)光刻形成抗蝕劑的圖案。之后，通過(guò)使用硝酸的蝕刻， 除去沒(méi)有被抗蝕劑覆蓋的部分的半導(dǎo)體膜14。(5)之后，在半導(dǎo)體膜14上，通過(guò)光刻，再一次對(duì)抗蝕劑進(jìn)行圖案形成。在此基礎(chǔ)上，通過(guò)電子槍蒸鍍法形成具有5nm厚度的Ti膜和具有30nm厚度的Pt膜。除去抗蝕劑， 形成電源電極15、輸出電極16、邏輯設(shè)定電極18a 18d和輸入電極17a 17h。
所得到的非易失性邏輯電路20，具有100平方微米的邏輯設(shè)定電極18a 18d、 100平方微米的輸入電極17a Hh和10微米的電極間隔。在非易失性邏輯電路20中，基于圖6和圖7寫(xiě)入從第一 第四狀態(tài)中選擇出的1 種狀態(tài)。之后，在電源電極15與輸出電極16之間施加0. IV的電位差，基于在電源電極15 與輸出電極16之間流過(guò)的電流，算出非易失性邏輯電路20的電阻值。圖9表示在第一 第四狀態(tài)下算出的電阻值?！?”和“1”分別是指所得到的電阻值的最大值和最小值。根據(jù)圖9可以理解，在設(shè)定了邏輯與(AND)的情況下，第一狀態(tài)是“ 1”，第二狀態(tài)、 第三狀態(tài)和第四狀態(tài)是“0”。在設(shè)定了邏輯或(OR)的情況下，第一狀態(tài)、第二狀態(tài)和第三狀態(tài)是“1”，第四狀態(tài)是 “0”。在設(shè)定了邏輯與非(NAND)的情況下，第二狀態(tài)、第三狀態(tài)和第四狀態(tài)是“1”，第一狀態(tài)是“0”。在設(shè)定了邏輯或非(NOR)的情況下，第四狀態(tài)是“1”，第一狀態(tài)、第二狀態(tài)和第三狀態(tài)是“0”。在設(shè)定了邏輯異或(XOR)的情況下，第二狀態(tài)和第三狀態(tài)是“1”，第一狀態(tài)和第四狀態(tài)是“0”。產(chǎn)業(yè)上的可利用性本發(fā)明提供驅(qū)動(dòng)能夠切換成邏輯與(AND)、邏輯或(OR)、邏輯與非(NAND)、邏輯或非(NOR)或者邏輯異或O(OR)的任一種的非易失性邏輯電路的新方法。符號(hào)的說(shuō)明
11基板
12控制電極
13強(qiáng)介質(zhì)體膜
14半導(dǎo)體膜
14a第1半導(dǎo)體部分
14b第2半導(dǎo)體部分
14c第3半導(dǎo)體部分
14d第4半導(dǎo)體部分
15電源電極
16輸出電極
17a第1輸入電極
17b第2輸入電極
17c第3輸入電極
17d第4輸入電極
17e第5輸入電極
17f第6輸入電極
17g第7輸入電極
17h第8輸入電極
18a第1邏輯設(shè)定電極
18b第2邏輯設(shè)定電極
18c第3邏輯設(shè)定電極
18d第4邏輯設(shè)定電極
20非易失性邏輯電路
30a強(qiáng)介質(zhì)體膜13中的向上極化
30b強(qiáng)介質(zhì)體膜13中的向上極化
31半導(dǎo)體膜14中的低電阻部分
32半導(dǎo)體膜14中的高電阻部分
33輸入信號(hào)“1”的電極
34輸入信號(hào)“0”的電極
4a第1絕緣部
4b第2絕緣部
4c第3絕緣部
權(quán)利要求
1. 一種驅(qū)動(dòng)非易失性邏輯電路的方法，其特征在于具有以下的工序(a) (d)準(zhǔn)備所述非易失性邏輯電路的工序(a)，其中，所述非易失性邏輯電路具有控制電極、強(qiáng)介質(zhì)體膜、半導(dǎo)體膜和電極組， 所述控制電極、所述強(qiáng)介質(zhì)體膜、所述半導(dǎo)體膜和所述電極組以此順序?qū)盈B， 所述半導(dǎo)體膜分割成第1 第4半導(dǎo)體部分，電極組具有電源電極、輸出電極、第1 第8輸入電極和第1 第4邏輯設(shè)定電極， X方向、Y方向和Z方向，分別是所述強(qiáng)介質(zhì)體膜的長(zhǎng)度方向、與所述長(zhǎng)度方向正交的方向和所述層疊方向，沿著X方向，第1 第8輸入電極和第1 第4邏輯設(shè)定電極夾在所述電源電極與所述輸出電極之間，沿著Y方向，配置所述第1 第4邏輯設(shè)定電極， 沿著Y方向，配置所述第1 第4輸入電極， 沿著Y方向，配置所述第5 第8輸入電極，沿著X方向，在所述第1半導(dǎo)體部分上配置所述第1輸入電極、所述第5輸入電極和所述第1邏輯設(shè)定電極，沿著X方向，在所述第2半導(dǎo)體部分上配置所述第2輸入電極、所述第6輸入電極和所述第2邏輯設(shè)定電極，沿著X方向，在所述第3半導(dǎo)體部分上配置所述第3輸入電極、所述第7輸入電極和所述第3邏輯設(shè)定電極，沿著X方向，在所述第4半導(dǎo)體部分上配置所述第4輸入電極、所述第8輸入電極和所述第4邏輯設(shè)定電極，第1絕緣部夾在所述第1半導(dǎo)體部分與所述第2半導(dǎo)體部分之間，使所述第1半導(dǎo)體部分與所述第2半導(dǎo)體部分電絕緣，第2絕緣部夾在所述第2半導(dǎo)體部分與所述第3半導(dǎo)體部分之間，使所述第2半導(dǎo)體部分與所述第3半導(dǎo)體部分電絕緣，第3絕緣部夾在所述第3半導(dǎo)體部分與所述第4半導(dǎo)體部分之間，使所述第3半導(dǎo)體部分與所述第4半導(dǎo)體部分電絕緣；將所述非易失性邏輯電路設(shè)定成從AND、OR、NAND, NOR或XOR中選擇出的1個(gè)邏輯的工序(b)，其中，V1、VA、VB、VC和VD是分別施加到所述控制電極和所述第1 第4邏輯設(shè)定電極的電壓，在設(shè)定AND的情況下，施加滿足下面的不等式(I)的電壓，Vl > VA、V1 < VB、V1 < VC 禾口 Vl < VD ......(I)在設(shè)定OR的情況下，施加滿足下面的不等式(II)的電壓，Vl > VA、V1 > VB、V1 > VC 禾口 Vl < VD ......(II)在設(shè)定NAND的情況下，施加滿足下面的不等式(III)的電壓，Vl < VA、V1 > VB、V1 > VC 禾口 Vl > VD ......(Ill)在設(shè)定NOR的情況下，施加滿足下面的不等式(IV)的電壓，Vl < VA、V1 < VB、V1 < VC 禾口 Vl > VD ......(IV)在設(shè)定XOR的情況下，施加滿足下面的不等式(V)的電壓， Vl < VA、Vl > VB, Vl > VC 禾口 Vl < VD ......(V)；將從第1 第4狀態(tài)中選擇出的1種狀態(tài)寫(xiě)入到所述非易失性邏輯電路中的工序(c)， 其中，Va Vh是分別施加到所述第1 第8輸入電極的電壓， 在寫(xiě)入所述第1狀態(tài)的情況下，施加滿足下面的不等式(VI)的電壓Vl、Va Vh。 Vl > Va、Vl > Vb、Vl < Vc、Vl < VcU Vl > Ne、Vl < Vf, Vl > Vg 禾口 Vl < Vh ......(VI)在寫(xiě)入所述第2狀態(tài)的情況下，施加滿足下面的不等式(VII)的電壓VI、Va Vh。 Vl < Va、Vl < Vb、Vl > Vc、Vl > VcU Vl > Ne、Vl < Vf、Vl > Vg 禾口 Vl < Vh ......(VII)在寫(xiě)入所述第3狀態(tài)的情況下，施加滿足下面的不等式(VIII)的電壓VI、Va Vh。 Vl > Va、Vl > Vb、Vl < Vc、Vl < VcU Vl < Ne、Vl > Vf, Vl < Vg 禾口 Vl > Vh ......(VIII)在寫(xiě)入所述第4狀態(tài)的情況下，施加滿足下面的不等式(IX)的電壓Vl、Va Vh。 Vl < Va、Vl < Vb、Vl > Vc、Vl > VcU Vl < Ne、Vl > Vf、Vl < Vg 禾口 Vl > Vh ......(IX)在所述工序(b)中當(dāng)設(shè)定AND時(shí)，第1狀態(tài)是低電阻狀態(tài)，第2 第4狀態(tài)是高電阻狀態(tài)，在所述工序(b)中當(dāng)設(shè)定OR時(shí)，第1 第3狀態(tài)是低電阻狀態(tài)，第4狀態(tài)是高電阻狀態(tài)，在所述工序(b)中當(dāng)設(shè)定NAND時(shí)，第2 第4狀態(tài)是低電阻狀態(tài)，第1狀態(tài)是高電阻狀態(tài)，在所述工序(b)中當(dāng)設(shè)定NOR時(shí)，第4狀態(tài)是低電阻狀態(tài)，第1 第3狀態(tài)是高電阻狀態(tài)，在所述工序(b)中當(dāng)設(shè)定XOR時(shí)，第2狀態(tài)和第3狀態(tài)是低電阻狀態(tài)，第1狀態(tài)和第4 狀態(tài)是高電阻狀態(tài)；和測(cè)定通過(guò)在所述電源電極與所述輸出電極之間施加電位差而產(chǎn)生的電流，基于所述電流決定寫(xiě)入到所述非易失性邏輯電路的狀態(tài)是所述高電阻狀態(tài)或所述低電阻狀態(tài)的哪一種的工序⑷。
2.如權(quán)利要求1所述的方法，其特征在于 在所述工序(c)中，對(duì)所述第1和第2輸入電極都輸入作為真或假的任一個(gè)的第1輸入信號(hào)， 對(duì)所述第3和第4輸入電極都輸入所述第1輸入信號(hào)的非， 對(duì)所述第5和第7輸入電極都輸入作為真或假的任一個(gè)的第2輸入信號(hào)， 對(duì)所述第6和第8輸入電極都輸入所述第2輸入信號(hào)的非，所述高電阻狀態(tài)和所述低電阻狀態(tài)，分別與基于所述第1輸入信號(hào)和第2輸入信號(hào)的所述1種邏輯的假和真對(duì)應(yīng)。
3.如權(quán)利要求1所述的方法，其特征在于在所述工序(a)與所述工序(b)之間還具有以下的工序(e) 對(duì)所述第1 第4邏輯設(shè)定電極施加電壓Vin，而且對(duì)所述控制電極施加電壓 Vreset (其中，Vreset > Vin)的工序(e)。
4.如權(quán)利要求1所述的方法，其特征在于在所述工序(b)與所述工序(c)之間還具有以下的工序(f) 對(duì)所述第1 第8輸入電極施加電壓Vin，而且對(duì)所述控制電極施加電壓Vreset (其中，Vreset > Vin)的工序(f)。
5.如權(quán)利要求3所述的方法，其特征在于在所述工序(b)與所述工序(c)之間還具有以下的工序(f) 對(duì)所述第1 第8輸入電極施加電壓Vin，而且對(duì)所述控制電極施加電壓Vreset (其中，Vreset > Vin)的工序(f)。
6.如權(quán)利要求1所述的方法，其特征在于在所述工序(c)與所述工序(d)之間還具有以下的工序(g) 切斷所述非易失性邏輯電路的電源的工序(g)。
7.如權(quán)利要求1所述的方法，其特征在于所述強(qiáng)介質(zhì)體膜的內(nèi)部或上表面露出在所述第1 第3絕緣部的各底面。
8.如權(quán)利要求1所述的方法，其特征在于 所述第1 第3絕緣部的任一個(gè)都由槽構(gòu)成。
9.如權(quán)利要求8所述的方法，其特征在于 所述槽是真空的。
10.如權(quán)利要求8所述的方法，其特征在于 所述槽被空氣充滿。
11.如權(quán)利要求1所述的方法，其特征在于 所述第1 第3絕緣部的任一個(gè)都由絕緣體構(gòu)成。
12.如權(quán)利要求11所述的方法，其特征在于 所述絕緣體是氧化硅。
13.一種非易失性邏輯電路，其特征在于 具有控制電極、強(qiáng)介質(zhì)體膜、半導(dǎo)體膜和電極組， 其中，所述控制電極、所述強(qiáng)介質(zhì)體膜、所述半導(dǎo)體膜和所述電極組以此順序?qū)盈B， 電極組具有電源電極、輸出電極、第1 第8輸入電極和第1 第4邏輯設(shè)定電極， X方向、Y方向和Z方向，分別是所述強(qiáng)介質(zhì)體膜的長(zhǎng)度方向、與所述長(zhǎng)度方向正交的方向和所述層疊方向，沿著X方向，第1 第8輸入電極和第1 第4邏輯設(shè)定電極夾在所述電源電極與所述輸出電極之間，沿著Y方向，配置所述第1 第4邏輯設(shè)定電極， 沿著Y方向，配置所述第1 第4輸入電極， 沿著Y方向，配置所述第5 第8輸入電極，沿著X方向，配置所述第1輸入電極、所述第5輸入電極和所述第1邏輯設(shè)定電極，沿著X方向，配置所述第2輸入電極、所述第6輸入電極和所述第2邏輯設(shè)定電極， 沿著X方向，配置所述第3輸入電極、所述第7輸入電極和所述第3邏輯設(shè)定電極， 沿著X方向，配置所述第4輸入電極、所述第8輸入電極和所述第4邏輯設(shè)定電極。
14.如權(quán)利要求13所述的非易失性邏輯電路，其特征在于所述強(qiáng)介質(zhì)體膜的內(nèi)部或上表面露出在所述第1 第3絕緣部的各底面。
15.如權(quán)利要求13所述的非易失性邏輯電路，其特征在于 所述第1 第3絕緣部的任一個(gè)都由槽構(gòu)成。
16.如權(quán)利要求15所述的非易失性邏輯電路，其特征在于 所述槽是真空的。
17.如權(quán)利要求15所述的非易失性邏輯電路，其特征在于 所述槽被空氣充滿。
18.如權(quán)利要求13所述的非易失性邏輯電路，其特征在于 所述第1 第3絕緣部的任一個(gè)都由絕緣體構(gòu)成。
19.如權(quán)利要求18所述的非易失性邏輯電路，其特征在于 所述絕緣體是氧化硅。
全文摘要
本發(fā)明提供驅(qū)動(dòng)能夠切換成從邏輯與(AND)、邏輯或(OR)、邏輯與非(NAND)、邏輯或非(NOR)或者邏輯異或(XOR)的任一種中選擇出的1種邏輯非易失性邏輯電路的新方法。
文檔編號(hào)H01L27/105GK102598511SQ201180003038
公開(kāi)日2012年7月18日 申請(qǐng)日期2011年5月30日 優(yōu)先權(quán)日2010年11月4日
發(fā)明者金子幸廣 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社