一種高能效低抖動的單環(huán)路時鐘數據恢復電路的制作方法
【技術領域】
[0001]本發(fā)明涉及串行通信和集成電路技術領域，尤其涉及一種高能效低抖動的單環(huán)路時鐘數據恢復電路。
【背景技術】
[0002]高速時鐘數據恢復(CDR)電路是光/電通信系統(tǒng)中關鍵的組成模塊，比如在同步光纖網(SONET )、無源光網絡(PON)和萬兆以太網(I OGbE)等高速串行通信系統(tǒng)的接收機端，時鐘數據恢復電路的主要目標就是以高能效低抖動的方式從輸入數據中恢復出時鐘信號并利用此恢復時鐘來重定時接收到的數據，這是一個非常具有挑戰(zhàn)性和重要意義的任務，尤其是隨著數據傳輸速率的不斷上升(已達到1Gbps甚至更高)。
[0003]基于鎖相環(huán)(PLL，)的時鐘數據恢復電路的結構如圖1所示，該結構由頻率跟蹤環(huán)路(Frequency Tracking Loop)和相位鎖定環(huán)路(Phase Locking Loop)構成，當時鐘數據恢復電路啟動時，鎖定檢測器(Lock Detector)通過選擇控制復用器(MUX)首先激活帶有鑒頻鑒相器(Phase/Frequency Detector)的頻率跟蹤環(huán)路，調整壓控振蕩器(VCO)的振蕩頻率；當壓控振蕩器的輸出頻率等于M倍的外部參考時鐘(Ref_Clk)頻率時，頻率跟蹤環(huán)路斷開，帶有鑒相器(Phase Detector)的相位鎖定環(huán)路開始工作，繼續(xù)調整壓控振蕩器的輸出頻率直到和輸入數據相位鎖定，然后通過數據判決(Data Decis1n)電路重定時數據。該結構兩個環(huán)路可共用電荷栗(Charge Pump)、環(huán)路濾波器(Loop Filter)和壓控振蕩器，通過鎖定檢測器來完成環(huán)路切換，然而這樣可能會干擾壓控振蕩器的控制電壓和引起環(huán)路間的亞穩(wěn)態(tài)轉換，從而導致整個時鐘數據恢復環(huán)路的失鎖;另外，對于端口間距和數目嚴重受限的應用(比如數據轉發(fā)器)，使用外部提供的低噪聲晶體振蕩器作為參考時鐘會增加額外的成本和設計難度;更重要的是，外部參考時鐘信號會通過封裝或印刷電路板(PCB)耦合到低擺幅的輸入數據中，進而惡化傳統(tǒng)基于鎖相環(huán)結構的時鐘數據恢復電路的抖動性能。
[0004]基于相位插值器(PI)的時鐘數據恢復電路的結構如圖2所示，該結構同樣需要兩個環(huán)路，不同于基于鎖相環(huán)結構的是，此處頻率跟蹤環(huán)路用正交壓控振蕩器(QuadratureVC0)代替壓控振蕩器，產生相位鎖定環(huán)路所需的正交時鐘信號；而相位鎖定環(huán)路用數字濾波器(Digital LF)和數模轉換器(DAC)代替電荷栗和濾波器，用相位插值器(Phaseinterpolator)代替壓控振蕩器，保證時鐘數據恢復電路的穩(wěn)定性和快速鎖定。該結構可以避免抖動峰值的問題，但數模轉換器的精度、相位插值器的線性度和環(huán)路延遲都將直接影響基于相位插值器結構的時鐘數據恢復電路的抖動性能；更重要的是，基于相位插值器的結構中頻率跟蹤環(huán)路需要一直工作，這樣就給整個時鐘數據恢復電路帶來很大的功耗和噪聲來源，而且在芯片上兩個環(huán)路間傳輸同輸入數據一樣頻率的正交時鐘信號(達到1GHz或更高)很難保證相位插值器接收時鐘的頻率穩(wěn)定性和相位正交性，進而影響相位鎖定環(huán)路的正常鎖定和傳統(tǒng)基于相位插值器結構的時鐘數據恢復電路的抖動性能。
[0005]隨著輸入數據率上升到1Gbps甚至更高，為了降低鑒相器、壓控振蕩器或相位插值器的工作頻率，進而降低所需要的多相時鐘頻率，1/N速率的時鐘數據恢復電路的結構被廣泛使用，如圖3所示。該結構避免了片上時鐘可達到的最高頻率限制，很大程度地節(jié)省了1/N速率結構的功耗;但傳統(tǒng)1/N速率結構的時鐘數據恢復電路需要提供2N個多相時鐘給I/N速率的鑒相器去采樣輸入數據，這無疑增加了額外的功耗和設計復雜度，更重要的是，過多數目的多相時鐘之間很容易引起相位偏差，進而影響整個1/N速率結構的時鐘數據恢復電路的抖動性能。

【發(fā)明內容】

[0006]基于【背景技術】存在的技術問題，本發(fā)明提出了一種高能效低抖動的單環(huán)路時鐘數據恢復電路。
[0007]本發(fā)明提出的一種高能效低抖動的單環(huán)路時鐘數據恢復電路，包括:鑒相器、電壓-電流轉換器、環(huán)路濾波器和多相時鐘產生器，其中，鑒相器包括1:N分接器功能模塊；
[0008]鑒相器的第一輸入端接入輸入數據，其輸出端與電壓-電流轉換器連接，電壓-電流轉換器輸出端與環(huán)路濾波器輸入端連接，環(huán)路濾波器的輸出端與多相時鐘產生器的輸入端連接，多相時鐘產生器的輸出端與鑒相器的第二輸入端連接；
[0009]鑒相器接收輸入數據和多相時鐘產生器輸出的M相時鐘信號，并根據兩者之間的相位關系生成超前電壓信號和滯后電壓信號，M = N+2;電壓-電流轉換器根據超前電壓信號和滯后電壓信號生成電流信號，環(huán)路濾波器對電流信號進行濾波并生成控制電壓信號；多相時鐘產生器在控制電壓信號的調整下不斷縮小輸出的M相時鐘信號與輸入數據之間的頻率偏差和相位差，直至M相時鐘信號和輸入數據的相位對準達到環(huán)路鎖定狀態(tài)；
[0010]所述時鐘恢復電路的恢復時鐘信號為環(huán)路鎖定狀態(tài)下多相時鐘產生器輸出的M相時鐘信號。
[0011]優(yōu)選地，鑒相器采用I/N速率Bang-Bang鑒相器。
[0012]優(yōu)選地，鑒相器包括:N個數據采樣器、一個邊沿采樣器和兩個異或門；所述鑒相器預設有N相數據采樣時鐘、邊沿采樣時鐘和同步時鐘，且N相數據采樣時鐘的頻率、邊沿采樣時鐘的頻率和同步時鐘的頻率均等于輸入數據頻率的1/N;
[0013]N個數據采樣器的輸入端和邊沿采樣器的輸入端均連接所述鑒相器的第一輸入端，N個數據采樣器分別在N相數據采樣時鐘的控制下對輸入數據進行采樣，邊沿采樣器在邊沿采樣時鐘控制下對輸入數據的邊沿進行采樣；
[0014]N個數據采樣器分別對應一個同步器，數據采樣器的輸出端連接對應的同步器的輸入端，N個同步器在同步時鐘的控制下對分別對輸入的輸入數據采樣信號進行重定時并產生1/N速率恢復數據信號，N個同步器輸出端輸出的1/N速率恢復數據信號相并行;邊沿采樣器連接有一個同步器，該同步器在同步時鐘控制下對輸入的數據邊沿采樣信號進行重新定時并輸出恢復邊沿信號；
[0015]—個異或門的兩個輸入端分別接入一個1/N速率恢復數據信號和恢復邊沿信號，然后生成包含數據采樣時鐘和輸入數據之間相位差信息的超前電壓信號；另一個異或門的兩個輸入端分別接入另一個1/N速率恢復數據信號和恢復邊沿信號，然后生成包含數據采樣時鐘和輸入數據之間相位差信息的滯后電壓信號。
[0016]優(yōu)選地，N=4。
[0017]優(yōu)選地，多相時鐘產生器由級聯(lián)的正交壓控振蕩器和數字相位插值器組成。
[0018]本發(fā)明中，多相時鐘產生器里正交壓控振蕩器產生的正交時鐘信號，經過級聯(lián)的數字相位插值器合成所需的M相恢復時鐘信號，然后1/N速率Bang-Bang鑒相器接收輸入數據和M相時鐘信號，檢測二者之間的相位關系生成超前/滯后電壓信號，并恢復出N路并行的1/N速率數據信號，接著超前/滯后電壓信號通過電壓-電流轉換器轉換成電流信號，該電流經過環(huán)路濾波器濾波后控制多相時鐘產生器的輸出時鐘頻率和相位關系來減小頻率偏差進而達到時鐘數據恢復環(huán)路的相位鎖定。M=N+2。
[0019]本發(fā)明提出一種帶有緊湊型1/N速率Bang-Bang鑒相器的時鐘數據恢復電路架構，在降低了 Bang-Bang鑒相器、正交壓控振蕩器和數字相位插值器等模塊工作頻率的同時，不僅減輕了電路整體面積負擔和設計復雜度，而且有效減少了 Bang-Bang鑒相器采樣所需的多相時鐘數目和整體功耗消耗;本發(fā)明采用無參考時鐘的單環(huán)路時鐘數據恢復電路結構，不僅消除了外部參考時鐘對輸入數據耦合造成的環(huán)路抖動性能惡化影響，而且避免了雙環(huán)路之間切換對壓控振蕩器控制電壓的干擾和對環(huán)路穩(wěn)定性的影響；另外，把正交壓控振蕩器和數字相位插值器級聯(lián)在同一個時鐘數據恢復環(huán)路里的多相時鐘產生器設計，消除了傳統(tǒng)雙環(huán)路結構用來產生多相時鐘的鎖相環(huán)路所帶來的額外功耗和噪聲來源，不僅大