專利名稱：數(shù)據(jù)總線轉接卡及其數(shù)據(jù)處理裝置的制作方法
技術領域：
本實用新型涉及高速信號數(shù)字化通訊技術領域，尤其涉及一種數(shù)據(jù)總線轉接卡及其數(shù)據(jù)處理裝置。
背景技術：
現(xiàn)代社會正向數(shù)字化、信息化方向高速發(fā)展，在這一過程中，往往需要大量的數(shù)據(jù)傳輸。而在高性能實時數(shù)字信號處理DSP和數(shù)據(jù)采集系統(tǒng)的設計過程中，設計者遇到的最大困難正是數(shù)據(jù)的傳輸。產(chǎn)生數(shù)據(jù)流問題的因素有很多，而處理這些問題的傳統(tǒng)方法已不再可行。
現(xiàn)在廣泛應用的一種工業(yè)標準的前面板電纜接口——FPDP(Front Panel DataPort前面板數(shù)據(jù)接口)。由ANSI(國國家標準協(xié)會)/VITA(VME總線國際商貿協(xié)會)定義，標準號為VITA17.1。提供系統(tǒng)外設、多CPU、數(shù)據(jù)采集設備之間的高速數(shù)據(jù)傳輸。由于上述特性，F(xiàn)PDP現(xiàn)在已作為一種VITA標準被采用，實際使用標準扁平電纜，32BIT數(shù)據(jù)并行傳輸，它可在兩個或兩個以上的板間提供32位的并行前面板總線。它是一種單向同步總線，可提供很高的數(shù)據(jù)傳輸速率，并可根據(jù)所選用的實現(xiàn)方式以80M字節(jié)/秒或160M字節(jié)/秒傳輸數(shù)據(jù)。最新FPDP-II標準最高可達400MB/sec目前FPDP現(xiàn)已被許多生產(chǎn)商采用，是一種公認的在系統(tǒng)各部分間傳送高速數(shù)據(jù)的簡單、快速、廉價的方法。
傳統(tǒng)的使用方法是高速A/D板卡上集成輸出功能的FPDP總線接口，用電纜直接連接到存儲控制卡(或信號處理卡)上的輸入FPDP接口；集成有輸/入FPDP接口的高速D/A板卡用電纜直接與存儲控制卡上的輸出FPDP接口連接。由于FPDP總線本身是單向同步總線，自身沒有雙向傳輸功能。這就無法在高速信號數(shù)字化存儲與回放設備中實現(xiàn)多路高速數(shù)據(jù)的存儲與回放，也無法實現(xiàn)多路雙向的流向控制和數(shù)據(jù)融合控制。

發(fā)明內容
鑒于上述現(xiàn)有技術所存在的問題，本實用新型的目的是提供一種數(shù)據(jù)總線轉接卡及其數(shù)據(jù)處理裝置，可以在高速信號數(shù)字化存儲與回放設備中實現(xiàn)多路高速數(shù)據(jù)的存儲與回放也就是可以實現(xiàn)多路雙向。擴展了FPDP總線的應用模式。
本實用新型的目的是通過以下技術方案實現(xiàn)的一種數(shù)據(jù)總線轉接卡，由可編程邏輯門列陣FPGA電路、至少一個前面板數(shù)據(jù)接口FPDP電路、存儲器RAM與電壓差分數(shù)據(jù)接口LVDS電路組成；FPDP電路、RAM與LVDS電路均與FPGA電路相連；所述的FPDP電路連接兩條FPDP總線，一條為接收FPDP，另一條為發(fā)送FPDP。
所述的數(shù)據(jù)總線轉接卡，還包括先進先出隊列FIFO電路；FIFO電路連接FPDP電路與FPGA電路。
所述的FPDP電路和/或FIFO電路為三組。
所述的數(shù)據(jù)總線轉接卡，還包括同步接口電路；同步接口電路與FPGA電路相連。
所述的同步接口電路包括同步輸入接口電路與同步輸出接口電路；所述同步輸入接口電路由組脈沖輸入電路，方向脈沖輸入電路，增量信號輸入電路，位置象限輸入電路，定時脈沖輸入電路，選通信號輸入電路和/或TTL電平電路并聯(lián)組成且分別與FPGA電路相連；所述同步輸出接口電路由定時脈沖輸出電路，選通信號輸出電路和/或組復位信號輸出電路并聯(lián)組成且分別與FPGA電路相連。
所述的數(shù)據(jù)總線轉接卡，還包括外設部件互連標準PCI接口電路；PCI接口電路與FPGA電路相連。
一種應用上述數(shù)據(jù)總線轉接卡的數(shù)據(jù)處理裝置，由一個數(shù)據(jù)總線轉接卡、一組A/D采集模塊、一組個D/A輸出模塊及數(shù)據(jù)融合模塊組成；數(shù)據(jù)總線轉接卡的LVDS電路連接數(shù)據(jù)融合模塊，數(shù)據(jù)總線轉接卡的接收FPDP連接A/D采集模塊，數(shù)據(jù)總線轉接卡的發(fā)送FPDP連接D/A輸出模塊。
另一種應用上述數(shù)據(jù)總線轉接卡的數(shù)據(jù)處理裝置，由兩個數(shù)據(jù)總線轉接卡、一組A/D采集模塊、一組D/A輸出模塊及存儲陣列模塊組成；一個數(shù)據(jù)總線轉接卡的接收FPDP連接A/D采集模塊，數(shù)據(jù)總線轉接卡的發(fā)送FPDP連接D/A輸出模塊；另一個數(shù)據(jù)總線轉接卡的接收FPDP與發(fā)送FPDP連接存儲陣列模塊；兩個數(shù)據(jù)總線轉接卡的LVDS電路互連。
所述的一組A/D采集模塊包括三個A/D采集模塊；所述的一組D/A輸出模塊包括三個D/A輸出模塊。
由以上技術方案可知本實用新型所述的數(shù)據(jù)總線轉接卡，由FPGA電路、FPDP電路、RAM與LVDS電路組成；還可以包括同步接口電路與PCI接口電路，其中所述的FPDP電路連接兩條FPDP總線，一條為接收FPDP，另一條為發(fā)送FPDP。在實際應用過程中，接收FPDP連接A/D采集模塊，發(fā)送FPDP連接D/A輸出模塊，LVDS電路可以連接數(shù)據(jù)融合模塊，也可以與另外一個數(shù)據(jù)總線轉接卡互連，另外一個數(shù)據(jù)總線轉接卡的接收FPDP與發(fā)送FPDP連接存儲陣列模塊。可以在高速信號數(shù)字化存儲與回放設備中實現(xiàn)多路高速數(shù)據(jù)的存儲與回放也就是可以實現(xiàn)多路雙向。擴展了FPDP總線的應用模式。


圖1為本實用新型所述數(shù)據(jù)總線轉接卡結構示意圖；圖2為本實用新型所述數(shù)據(jù)總線轉接卡的外部接口圖；圖3為本實用新型所述數(shù)據(jù)總線轉接卡的數(shù)據(jù)處理裝置的結構示意圖一；圖4為本實用新型所述數(shù)據(jù)總線轉接卡的數(shù)據(jù)處理裝置的結構示意圖二；圖5為本實用新型所述數(shù)據(jù)總線轉接卡工作時數(shù)據(jù)接收時序圖；圖6為本實用新型所述數(shù)據(jù)總線轉接卡工作時外部信息的插入圖；圖7為本實用新型所述數(shù)據(jù)總線轉接卡工作時數(shù)據(jù)發(fā)送時序圖。
具體實施方式
本實用新型所述的數(shù)據(jù)總線轉接卡，其具體實施方式
如圖1所示由可編程邏輯門列陣FPGA電路、前面板數(shù)據(jù)接口FPDP電路、存儲器RAM、先進先出隊列FIFO電路、同步接口電路、外設部件互連標準PCI接口電路與電壓差分數(shù)據(jù)接口LVDS電路組成；FPDP電路通過FIFO電路與FPGA電路相連；存儲器RAM、同步接口電路、PCI接口電路與電壓差分數(shù)據(jù)接口LVDS電路均與FPGA電路相連；所述的FPDP電路連接兩條FPDP總線，一條為接收FPDP，另一條為發(fā)送FPDP。上述的FPDP電路和/或FIFO電路為一組或多組，本實施方式采用三組。
上述的同步接口電路包括同步輸入接口電路與同步輸出接口電路；所述同步輸入接口電路包括組脈沖輸入電路，方向脈沖輸入電路，增量信號輸入電路，位置象限輸入電路，定時脈沖輸入電路，選通信號輸入電路和/或TTL電平電路；所述同步輸出接口電路包括定時脈沖輸出電路，選通信號輸出電路和/或組復位信號輸出電路。
另外，本實用新型所述的數(shù)據(jù)總線轉接卡的外部接口如圖2所示數(shù)據(jù)總線轉接卡的一邊設有6個FPDP電路，6個FPDP電路在板上固定編號為接收FPDP1，接收FPDP2，接收FPDP3，發(fā)送FPDP1，發(fā)送FPDP2，發(fā)送FPDP3。接收FPDP接口是指由外部向多功能板送數(shù)據(jù)，發(fā)送FPDP接口是指由多功能板向外部傳送數(shù)據(jù)。
數(shù)據(jù)總線轉接卡的第二邊設有同步輸入接口2、同步輸入接口3和同步輸出接口。其中同步輸入接口2包含定時脈沖輸入電路和選通脈沖輸入電路，同步輸入接口3包含組脈沖輸入電路，方向脈沖輸入電路，增量信號輸入電路，位置象限輸入電路；同步輸出接口包含定時脈沖輸出電路，選通信號輸出電路，組復位信號輸出電路。
數(shù)據(jù)總線轉接卡的第三邊設有同步輸入接口1與LVDS電路，同步輸入接口1包含了同步輸入接口2和同步輸入接口3的全部信號。
數(shù)據(jù)總線轉接卡的最后一邊設有PCI接口電路。
本實用新型所述的數(shù)據(jù)總線轉接卡的具體應用的數(shù)據(jù)處理裝置，其具體實施例1，為單卡工作模式如圖3所示由一個數(shù)據(jù)總線轉接卡、三個A/D采集模塊、三個D/A輸出模塊及數(shù)據(jù)融合模塊組成；數(shù)據(jù)總線轉接卡的LVDS電路連接數(shù)據(jù)融合模塊，數(shù)據(jù)總線轉接卡的接收FPDP連接A/D采集模塊，數(shù)據(jù)總線轉接卡的發(fā)送FPDP連接D/A輸出模塊。
LVDS電路具有可控的雙向傳輸功能。數(shù)據(jù)總線轉接卡將來自多路高速A/D采集模塊的數(shù)據(jù)經(jīng)多路接收FPDP匯集并融合，再經(jīng)LVDS電路輸出融合后的數(shù)據(jù)在數(shù)據(jù)融合模塊統(tǒng)一存儲?；胤判盘枙r，過程相反。單卡工作模式主要是提供數(shù)據(jù)可逆的融合/再分配功能，實現(xiàn)FPDP電路和LVDS電路之間的轉換。
本實用新型所述的數(shù)據(jù)總線轉接卡的具體應用的數(shù)據(jù)處理裝置，其具體實施例2，為雙卡工作模式也可稱其為“背靠背”工作模式。即兩塊數(shù)據(jù)總線轉接卡一個工作在FPDP→LVDS狀態(tài)，另一個工作在LVDS→FPDP狀態(tài)。利用數(shù)據(jù)總線轉接卡可控的轉接功能，使得多個包含F(xiàn)PDP標準接口的設備間可以任意轉接或融合。
其具體結構如圖4所示由兩個數(shù)據(jù)總線轉接卡、三個A/D采集模塊、三個D/A輸出模塊及存儲陣列模塊組成；一個數(shù)據(jù)總線轉接卡的接收FPDP連接A/D采集模塊，數(shù)據(jù)總線轉接卡的發(fā)送FPDP連接D/A輸出模塊；另一個數(shù)據(jù)總線轉接卡的接收FPDP與發(fā)送FPDP連接存儲陣列模塊；兩個數(shù)據(jù)總線轉接卡的LVDS電路互連。
系統(tǒng)中共用到兩塊數(shù)據(jù)總線轉接卡，可分別為數(shù)據(jù)總線轉接卡A和數(shù)據(jù)總線轉接卡B，分別放在ADC/DAC機箱和錄取與回放機箱中。兩塊數(shù)據(jù)總線轉接卡硬件一樣，但功能不同，各板的FPGA使用不同的控制邏輯。數(shù)據(jù)總線轉接卡A與A/D采集模塊或D/A輸出模塊之間的數(shù)據(jù)接口是單向的，數(shù)據(jù)總線轉接卡A與數(shù)據(jù)總線轉接卡B、存儲陣列模塊之間數(shù)據(jù)是雙向的。系統(tǒng)工作時，數(shù)據(jù)是單向流動的。一次工作過程中，數(shù)據(jù)只由A/D采集模塊到存儲陣列模塊(數(shù)據(jù)錄取)，或只由存儲陣列模塊到D/A輸出模塊(數(shù)據(jù)回放)，不會同時存在雙向數(shù)據(jù)流。
在數(shù)據(jù)錄取狀態(tài)下，其數(shù)據(jù)總線轉接卡A具體的工作過程為首先，系統(tǒng)中的控制寄存器確定數(shù)據(jù)總線轉接卡A工作是處于錄取狀態(tài)還是回放狀態(tài)。數(shù)據(jù)錄取時，數(shù)據(jù)總線轉接卡A從3條接收FPDP總線上接收來自3塊A/C采集模塊的數(shù)據(jù)。數(shù)據(jù)總線轉接卡A將其中一條接收FPDP總線上接收的數(shù)據(jù)直接通過LVDS電路轉發(fā)出去，將另外兩條接收FPDP總線上接收的數(shù)據(jù)先存入RAM，等待一段時間后再通過LVDS電路將RAM中數(shù)據(jù)轉發(fā)出去?？刂萍拇嫫鞯摹皫樞颉蔽恢该?條接收FPDP總線數(shù)據(jù)合并后的幀排列順序，第一幀是直接轉發(fā)的幀。
FPGA電路總是立即轉發(fā)直接轉發(fā)口來的數(shù)據(jù)。當直接轉發(fā)口有數(shù)據(jù)到來時，若此時LVDS電路正在轉發(fā)RAM中的數(shù)據(jù)，則終止轉發(fā)RAM中的數(shù)據(jù)，并附加一個幀尾給已傳輸?shù)臄?shù)據(jù)。同時開始轉發(fā)“直接轉發(fā)口”的數(shù)據(jù)。FPGA電路檢查從直接轉發(fā)口來的數(shù)據(jù)，檢查到幀頭標志后就開始轉發(fā)數(shù)據(jù)，檢查到幀尾標志后停止轉發(fā)數(shù)據(jù)。若停止轉發(fā)數(shù)據(jù)之后，又接收到數(shù)據(jù)但沒有幀頭標志，則不轉發(fā)該數(shù)據(jù)。
當停止轉發(fā)“直接轉發(fā)口”的數(shù)據(jù)之后(檢查到了幀尾)，且RAM已寫入完畢，F(xiàn)PGA電路立即開始轉發(fā)RAM中的數(shù)據(jù)，直到RAM中的數(shù)據(jù)全部轉發(fā)出去，或被直接轉發(fā)口數(shù)據(jù)中斷為止。FPGA電路檢查從接收FPDP來的數(shù)據(jù)，只有檢查到幀頭標志后，才將隨后的數(shù)據(jù)寫入RAM，檢查到幀尾標志后停止寫入。當準備向RAM寫入數(shù)據(jù)時若發(fā)現(xiàn)正在轉發(fā)RAM中的數(shù)據(jù)，則停止轉發(fā)，并附加一個幀尾標志傳送出去，同時將新數(shù)據(jù)寫入RAM，覆蓋原來的數(shù)據(jù)。當RAM寫入完畢，檢查是否LVDS電路空閑，若空閑，立即轉發(fā)RAM中的數(shù)據(jù)。
若某種原因導致LVDS電路溢出，則丟掉本幀數(shù)據(jù)傳送，并清空RAM，等待從下一幀開始傳輸。
一般情況下，3個A/D采集模塊同步地向數(shù)據(jù)總線轉接卡A發(fā)數(shù)據(jù)，如圖5所示3個A/D采集模塊總是差不多同時開始傳輸數(shù)據(jù)。但3個A/D采集模塊每幀數(shù)據(jù)不一定一樣長，因此數(shù)據(jù)傳輸結束的時刻不同。數(shù)據(jù)總線轉接卡A選擇其中一個A/D采集模塊的數(shù)據(jù)直接轉發(fā)出去，同時對其他2個A/D采集模塊的數(shù)據(jù)進行緩存(寫入RAM中)。若兩個A/D采集模塊的一幀數(shù)據(jù)全部寫入RAM后，直接轉發(fā)的那一路數(shù)據(jù)還沒有發(fā)完，則等待直到該路數(shù)據(jù)傳完再啟動轉發(fā)RAM中的數(shù)據(jù)；若直接轉發(fā)的那一路數(shù)據(jù)先傳完，則等到另兩路的一幀數(shù)據(jù)完全寫入RAM之后再啟動轉發(fā)RAM中的數(shù)據(jù)。
若3條接收FPDP都以200MB/s的速度傳輸數(shù)據(jù)，則這樣的安排可滿足系統(tǒng)100MB/s數(shù)據(jù)帶寬的要求。例如，若A/D采集模塊1的數(shù)據(jù)量最大，可設置A/D采集模塊1的數(shù)據(jù)直接轉發(fā)，A/D采集模塊2和A/D采集模塊3的數(shù)據(jù)通過RAM轉發(fā)。因為3個A/D采集模塊總的數(shù)據(jù)帶寬為100MB/s，則A/D采集模塊1的數(shù)據(jù)帶寬顯然不會超過100MB/s，如果A/D采集模塊1以200MB/s傳輸輸據(jù)，則A/D采集模塊1最多占用LVDS接口50％的時間，而A/D采集模塊2和A/D采集模塊3的數(shù)據(jù)帶寬之和也不會超過100MB/s，可用LVDS電路的另50％的時間傳輸。
有2個A/D采集模塊的數(shù)據(jù)需要同時寫入RAM，接收FPDP1和FPDP2之間，F(xiàn)PDP1和RAM之間的數(shù)據(jù)帶寬需大于400MB/s。
將RAM劃分成2個區(qū)域，分別存放2塊卡的數(shù)據(jù)。
一般應用程序應設置直接轉發(fā)口為3個A/D采集模塊中數(shù)據(jù)流量最大的那個口，這樣啟動RAM轉發(fā)是緊接在直接轉發(fā)結束之后，中間沒有空閑，延遲最小。
數(shù)據(jù)總線轉接卡A可接收1條、2條或3條接收FPDP總線的數(shù)據(jù)。由控制寄存器“FPDP接口使能”位中的3bit分別使能接收FPDP1，接收FPDP2，接收FPDP3。若在已使能的接收FPDP上未接收到數(shù)據(jù)，則置“狀態(tài)寄存器”的“FPDP接口無數(shù)據(jù)”位，但不停止工作。
控制邏輯檢查3個A/D采集模塊每幀的幀序號，若發(fā)現(xiàn)同時收到的3個A/D采集模塊數(shù)據(jù)的幀序號不一致，則置“狀態(tài)寄存器”的“幀同步失步”標志位，但不停止工作。
控制邏輯檢查同步信號線(正北，方位增量，方位象限和組脈沖信號)。檢查到某個信號有效時，將相應標志置入下下幀的幀頭(只置入到從直接轉發(fā)口來的幀中)。某信號有效是指檢測到該信號由低變高。置入同步標志的時序如圖6所示。
在數(shù)據(jù)錄取狀態(tài)下，其數(shù)據(jù)總線轉接卡B具體的工作過程為首先，由系統(tǒng)中的控制寄存器“錄取/回放選擇”位確定數(shù)據(jù)總線轉接卡B工作于錄取狀態(tài)還是回放狀態(tài)。數(shù)據(jù)錄取時，數(shù)據(jù)總線轉接卡B從LVDS電路接收數(shù)據(jù)，并將接收的數(shù)據(jù)通過發(fā)送FPDP1轉發(fā)出去。為發(fā)送FPDP1配置較大的FIFO電路。若發(fā)送FPDP1發(fā)生溢出，則丟棄后續(xù)數(shù)據(jù)，并等待溢出解除，恢復傳送。
數(shù)據(jù)總線轉接卡B可在將數(shù)據(jù)通過發(fā)送FPDP1送出的同時，送出一幀數(shù)據(jù)到PCI接口電路上。主機程序設置“讀取幀數(shù)”寄存器。若控制邏輯檢測到“讀取幀數(shù)”不為0，向RAM中寫入連續(xù)若干幀數(shù)據(jù)(由“讀取幀數(shù)”控制)。主機程序可讀取RAM中的數(shù)據(jù)。
在數(shù)據(jù)回放狀態(tài)下，其數(shù)據(jù)總線轉接卡A具體的工作過程為首先，系統(tǒng)由控制寄存器“錄取/回放選擇”位指定數(shù)據(jù)總線轉接卡A1處于回放狀態(tài)。數(shù)據(jù)總線轉接卡A從數(shù)據(jù)總線轉接卡B接收數(shù)據(jù)，將接收的數(shù)據(jù)流分開后送到相應的發(fā)送FPDP輸出。
數(shù)據(jù)總線轉接卡A等待一個同步信號，同步信號有效時，向每個D/A輸出模塊各傳輸一幀數(shù)據(jù)。所有D/A輸出模塊的一幀數(shù)據(jù)傳輸完后，數(shù)據(jù)總線轉接卡A等待下一個同步信號。若在數(shù)據(jù)未傳輸完畢時，又到來一個同步信號，則忽略該同步信號。同步信號由外部輸入的“定時脈沖”或“選通信號”生成，控制寄存器的“同步信號選擇”位指明使用哪一個外部信號來生成同步信號。當檢測到指定的外部信號由低變高時，F(xiàn)PGA電路內部生成一個有效的同步信號。當所有D/A輸出模塊的數(shù)據(jù)傳輸完畢，下一個同步信號到來之前，暫停從LVDS電路接收數(shù)據(jù)。
數(shù)據(jù)總線轉接卡A正常情況下傳輸數(shù)據(jù)的時序如圖7數(shù)據(jù)以幀為單位，若有3塊D/A輸出模塊工作，則一個同步信號到來后，需要傳輸3幀數(shù)據(jù)，每個發(fā)送FPDP上送出1幀。這3幀數(shù)據(jù)在LVDS電路過來的數(shù)據(jù)流中按固定的順序排列。排列順序由控制寄存器的“幀排列順序”位規(guī)定。每個數(shù)據(jù)幀的幀頭含有一個“模塊號”字段，以區(qū)分該幀數(shù)據(jù)屬于哪個D/A輸出模塊?！皫帕许樞颉蔽豢梢詫⒛K號與幀排列順序聯(lián)系起來。例如可以規(guī)定模塊號為1的幀為3幀中的第一幀。在一次傳輸完所有D/A輸出模塊的一幀數(shù)據(jù)之后，數(shù)據(jù)總線轉接卡A從LVDS電路接收數(shù)據(jù)，查找?guī)^標志。若沒有檢查到幀頭，則接收的數(shù)據(jù)應丟棄。數(shù)據(jù)總線轉接卡A-直接收數(shù)據(jù)，到找到幀頭標志為止。若找到幀頭標志，則檢查“模塊號”字段。若該字段表明該幀數(shù)據(jù)是3幀中的第一幀，則暫停接收數(shù)據(jù)，等待同步信號，同步信號到來時，恢復接收數(shù)據(jù)，并將接收數(shù)據(jù)從3條發(fā)送FPDP總線轉發(fā)出去；若“模塊號”字段表明該幀不是3幀中的第一幀，則繼續(xù)從LVDS電路接收數(shù)據(jù)，查找下一個幀頭。直到找到下一個3幀中的第一幀為止。查找期間忽略同步信號。若在查找期間，或數(shù)據(jù)正在傳送期間，收到一個同步信號，忽略該信號，并置“狀態(tài)寄存器”的“數(shù)據(jù)傳輸失步”位，但不停止工作。
規(guī)定D/A輸出模塊1的數(shù)據(jù)通過發(fā)送FPDP1傳送，D/A輸出模塊2的數(shù)據(jù)通過發(fā)送FPDP2傳送，D/A輸出模塊3的數(shù)據(jù)通過發(fā)送FPDP3傳送。
由“數(shù)據(jù)幀數(shù)”寄存器設置數(shù)據(jù)流中包含多少個D/A輸出模塊的數(shù)據(jù)。例如若幀數(shù)為3，則有3個D/A輸出模塊工作，一個同步信號后要送3幀數(shù)據(jù)，每個卡1幀。若幀數(shù)為1，則只有一個D/A輸出模塊工作，每個同步信號后只向一塊D/A輸出模塊發(fā)1幀數(shù)據(jù)。工作過程中若某些時候從LVDS電路接收到了多余的幀，例如設置的幀數(shù)為2，但有時收到了3個卡的數(shù)據(jù)幀，則丟棄多余的數(shù)據(jù)幀，置“狀態(tài)寄存器”的“幀數(shù)錯誤”位；若某些時候未收到需要的幀，置“狀態(tài)寄存器”的“幀數(shù)錯誤”位，但不停止工作。
數(shù)據(jù)總線轉接卡A可以在需要時內部產(chǎn)生一個同步信號。例如，在系統(tǒng)初始化時，尚沒有(或不接收)外部信號，數(shù)據(jù)總線轉接卡A可自己產(chǎn)生一個同步信號，發(fā)起一次數(shù)據(jù)傳輸，將一幀數(shù)據(jù)預先傳送到D/A輸出模塊上。以后接收外部同步信號，并且每接收一個同步信號，就向各D/A輸出模塊傳送一幀數(shù)據(jù)。這種方式下，D/A輸出模塊總會提前一幀時間得到數(shù)據(jù)。
回放過程可受“組脈沖信號”控制。由控制寄存器“組脈沖使能”位使能組脈沖控制功能。這種方式下，若干幀數(shù)據(jù)組成一組。每組的第一幀的幀頭中含有一個“組標志”。控制邏輯要檢測這個標志?？刂七壿嬅看卧谒阉飨乱粋€同步信號到來時需要的幀時，要同時檢查幀頭的組標志。若檢測到組標志，在下一個同步信號到來時，要檢測是否外部“組脈沖信號”變?yōu)橛行?。若該信號有效，則時序正常。若該信號無效，表明回放的數(shù)據(jù)與組脈沖信號失去同步，控制邏輯通過“組復位信號線”發(fā)出一個組復位信號，同時設置“狀態(tài)寄存器”的“組失步”標志，并且該幀數(shù)據(jù)不進行傳送?？刂七壿嬮_始等待，每到來一個同步信號，檢查“組脈沖信號”是否變?yōu)橛行?，若有效，恢復回放過程。時序關系如圖8控制邏輯將每個同步的第一幀幀頭信息提出出來，寫入“用戶寄存器”中。該寄存器可由主機軟件讀取。
在數(shù)據(jù)回放狀態(tài)下，其數(shù)據(jù)總線轉接卡B具體的工作過程為由控制寄存器的“錄取/回放選擇”位確定多功能卡工作于回放狀態(tài)。數(shù)據(jù)總線轉接卡B從接收FPDP1接口接收連續(xù)的數(shù)據(jù)流，通過LVDS電路轉發(fā)出去?？刂七壿嫏z查LVDS電路，若不允許發(fā)送數(shù)據(jù)，則將接收FPDP1接口掛起，若允許發(fā)送數(shù)據(jù)，則恢復接收FPDP1接收數(shù)據(jù)。
數(shù)據(jù)總線轉接卡B在將數(shù)據(jù)通過LVDS電路轉發(fā)的同時，可將一段數(shù)據(jù)送往PCI接口電路。主機程序設置“讀取幀數(shù)”寄存器。若控制邏輯檢測到“讀取幀數(shù)”不為0，向RAM中寫入連續(xù)若干幀數(shù)據(jù)(由“讀取幀數(shù)”控制)。主機程序可讀取RAM中的數(shù)據(jù)。
為便于理解，本實用新型中所述的數(shù)據(jù)總線轉接卡的寄存器列表見表1。
以上所述數(shù)據(jù)總線轉接卡及其數(shù)據(jù)處理裝置，僅為本實用新型較佳的具體實施方式
與有代表性的具體實施方式
，同時所述數(shù)據(jù)總線轉接卡的結構也僅是有代表性的結構；但本實用新型的保護范圍并不局限于此，任何熟悉本技術領域的技術人員在本實用新型揭露的技術范圍內，可輕易想到的變化或替換，都應涵蓋在本實用新型的保護范圍之內。因此，本實用新型的保護范圍應該以權利要求書的保護范圍為準。
表1
權利要求1.一種數(shù)據(jù)總線轉接卡，其特征在于，由可編程邏輯門列陣FPGA電路、至少一個前面板數(shù)據(jù)接口FPDP電路、存儲器RAM與電壓差分數(shù)據(jù)接口LVDS電路組成；FPDP電路、RAM與LVDS電路均與FPGA電路相連；所述的FPDP電路連接兩條FPDP總線，一條為接收FPDP，另一條為發(fā)送FPDP。
2.根據(jù)權利要求1所述的數(shù)據(jù)總線轉接卡，其特征在于，還包括先進先出隊列FIFO電路；FIFO電路連接FPDP電路與FPGA電路。
3.根據(jù)權利要求1或2所述的數(shù)據(jù)總線轉接卡，其特征在于，所述的FPDP電路和/或FIFO電路為三組。
4.根據(jù)權利要求1或2所述的數(shù)據(jù)總線轉接卡，其特征在于，還包括同步接口電路；同步接口電路與FPGA電路相連。
5.根據(jù)權利要求4所述的數(shù)據(jù)總線轉接卡，其特征在于，所述的同步接口電路包括同步輸入接口電路與同步輸出接口電路；所述同步輸入接口電路由組脈沖輸入電路，方向脈沖輸入電路，增量信號輸入電路，位置象限輸入電路，定時脈沖輸入電路，選通信號輸入電路和/或TTL電平電路并聯(lián)組成且分別與FPGA電路相連；所述同步輸出接口電路由定時脈沖輸出電路，選通信號輸出電路和/或組復位信號輸出電路并聯(lián)組成且分別與FPGA電路相連。
6.根據(jù)權利要求1或2所述的數(shù)據(jù)總線轉接卡，其特征在于，還包括外設部件互連標準PCI接口電路；PCI接口電路與FPGA電路相連。
7.根據(jù)權利要求4所述的數(shù)據(jù)總線轉接卡，其特征在于，還包括外設部件互連標準PCI接口電路；PCI接口電路與FPGA電路相連。
8.一種應用上述數(shù)據(jù)總線轉接卡的數(shù)據(jù)處理裝置，其特征在于，由一個數(shù)據(jù)總線轉接卡、一組A/D采集模塊、一組個D/A輸出模塊及數(shù)據(jù)融合模塊組成；數(shù)據(jù)總線轉接卡的LVDS電路連接數(shù)據(jù)融合模塊，數(shù)據(jù)總線轉接卡的接收FPDP連接A/D采集模塊，數(shù)據(jù)總線轉接卡的發(fā)送FPDP連接D/A輸出模塊。
9.一種應用上述數(shù)據(jù)總線轉接卡的數(shù)據(jù)處理裝置，其特征在于，由兩個數(shù)據(jù)總線轉接卡、一組A/D采集模塊、一組D/A輸出模塊及存儲陣列模塊組成；一個數(shù)據(jù)總線轉接卡的接收FPDP連接A/D采集模塊，數(shù)據(jù)總線轉接卡的發(fā)送FPDP連接D/A輸出模塊；另一個數(shù)據(jù)總線轉接卡的接收FPDP與發(fā)送FPDP連接存儲陣列模塊；兩個數(shù)據(jù)總線轉接卡的LVDS電路互連。
10.根據(jù)權利要求8或9所述的一種應用上述數(shù)據(jù)總線轉接卡的數(shù)據(jù)處理裝置，其特征在于，所述的一組A/D采集模塊包括三個A/D采集模塊；所述的一組D/A輸出模塊包括三個D/A輸出模塊。
專利摘要本實用新型所述的數(shù)據(jù)總線轉接卡，由FPGA電路、FPDP電路、RAM與LVDS電路組成；還可以包括同步接口電路與PCI接口電路，其中所述的FPDP電路連接兩條FPDP總線，一條為接收FPDP，另一條為發(fā)送FPDP。在實際應用過程中，接收FPDP連接A/D采集模塊，發(fā)送FPDP連接D/A輸出模塊，LVDS電路可以連接數(shù)據(jù)融合模塊，也可以與另外一個數(shù)據(jù)總線轉接卡互連，另外一個數(shù)據(jù)總線轉接卡的接收FPDP與發(fā)送FPDP連接存儲陣列模塊?？梢栽诟咚傩盘枖?shù)字化存儲與回放設備中實現(xiàn)多路高速數(shù)據(jù)的存儲與回放也就是可以實現(xiàn)多路雙向。擴展了FPDP總線的應用模式。
文檔編號H04L12/04GK2796258SQ20052001702
公開日2006年7月12日 申請日期2005年4月22日 優(yōu)先權日2005年4月22日
發(fā)明者徐世昌, 魯旭東, 徐飆 申請人:北京華力創(chuàng)通科技有限公司