專利名稱：對(duì)高速gpu存儲(chǔ)器接口的數(shù)據(jù)采樣時(shí)鐘邊緣布置訓(xùn)練的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體而言涉及高速數(shù)據(jù)接口，且更具體而言涉及對(duì)用于高速接口中的移相電路進(jìn)行訓(xùn)練。
背景技術(shù)：
在一些高速接口電路(例如雙倍數(shù)據(jù)速率存儲(chǔ)器接口)中，使用選通信號(hào)來(lái)對(duì)多個(gè)數(shù)據(jù)信號(hào)進(jìn)行定時(shí)及恢復(fù)。換句話說(shuō)，一發(fā)射電路向一接收電路提供多個(gè)數(shù)據(jù)信號(hào)及一數(shù)據(jù)選通信號(hào)。所述選通信號(hào)的發(fā)射方式可使其邊緣與數(shù)據(jù)信號(hào)的邊緣或躍遷對(duì)齊。
然而，為正確地恢復(fù)數(shù)據(jù)，需使選通脈沖相對(duì)于所接收的數(shù)據(jù)相移例如九十度。還需精確地實(shí)施此相移以改進(jìn)數(shù)據(jù)恢復(fù)。進(jìn)一步需(例如)在裝置加電時(shí)或在其它適當(dāng)?shù)臅r(shí)刻自動(dòng)實(shí)施此種相移。通過(guò)自動(dòng)實(shí)施，與手動(dòng)調(diào)整相關(guān)的問(wèn)題(例如操作者或其它誤差)會(huì)得以減少或消除。
因此，需要提供用于在一高速接口電路中調(diào)整相移的電路、方法及設(shè)備。還期望使此種調(diào)整或訓(xùn)練自動(dòng)實(shí)施。

發(fā)明內(nèi)容
因此，本發(fā)明的各實(shí)施例提供用于訓(xùn)練一相移電路以提供一對(duì)應(yīng)于得到改進(jìn)的數(shù)據(jù)恢復(fù)的相移的電路、方法及設(shè)備。本發(fā)明的一具體實(shí)施例提供一種可變延遲單元。在訓(xùn)練模式由一集成電路接收到的同時(shí)，改變所述可變延遲單元的延遲。跟蹤誤差的存在，并根據(jù)誤差存在與否來(lái)選擇一較佳延遲并將其用于接收數(shù)據(jù)。
參照下文詳細(xì)說(shuō)明及附圖可更好地了解本發(fā)明的性質(zhì)及優(yōu)點(diǎn)。


圖1為一得益于包含本發(fā)明實(shí)施例的計(jì)算系統(tǒng)的一方塊圖；
圖2為一得益于包含本發(fā)明實(shí)施例的經(jīng)改進(jìn)的計(jì)算機(jī)系統(tǒng)的一方塊圖；圖3為一顯示在一根據(jù)本發(fā)明一實(shí)施例的高速接口的發(fā)射與接收端處的數(shù)據(jù)信號(hào)與相關(guān)選通信號(hào)之間的關(guān)系的簡(jiǎn)化方塊圖；圖4圖解說(shuō)明在一根據(jù)本發(fā)明一實(shí)施例的集成電路中可用于自動(dòng)調(diào)整選通信號(hào)與接收信號(hào)之間的相移的定時(shí)序列；圖5為一包含本發(fā)明一實(shí)施例的集成電路500的一方塊圖；圖6為一更詳細(xì)地顯示圖5所示主DLL及延遲線路的示意圖；圖7為一圖解說(shuō)明一主DLL的方塊圖，所述主DLL可用作圖6所示主DLL 610或用作本發(fā)明其它實(shí)施例中的主DLL圖8為一根據(jù)本發(fā)明一實(shí)施例的集成電路的一部分的方塊圖；及圖9為一以一種根據(jù)本發(fā)明一實(shí)施例的方式使用一訓(xùn)練序列來(lái)調(diào)整一可變延遲的方法的流程圖。
具體實(shí)施例方式
圖1為一得益于包含本發(fā)明實(shí)施例的計(jì)算系統(tǒng)100的一方塊圖。此計(jì)算系統(tǒng)100包括一北橋(Northbridge)110、圖形加速器120、南橋(Southbridge)130、幀緩沖器140、中央處理器(CPU)150、音頻卡160、以太網(wǎng)卡162、調(diào)制解調(diào)器164、USB卡166、圖形卡168、PCI插槽170、及存儲(chǔ)器105。如同所有所含圖式一樣，顯示此圖式儀是出于例示目的，且其并不限定本發(fā)明的可能的實(shí)施例或權(quán)利要求書(shū)。
北橋110傳送來(lái)往于CPU 150與存儲(chǔ)器105、圖形加速器120及南橋130之間的信息。南橋130通過(guò)諸如通用串行總線(USB)卡166及以太網(wǎng)卡162等連接介接至外部通信系統(tǒng)。圖形加速器120通過(guò)北橋110在加速圖形端口(AGP)總線125上自CPU150并直接自存儲(chǔ)器或幀緩沖器140接收?qǐng)D形信息。圖形加速器120介接幀緩沖器140。幀緩沖器140可包括一存儲(chǔ)所要顯示的像素的顯示緩沖器。
在此架構(gòu)中，CPU 150實(shí)施此計(jì)算系統(tǒng)所需的成批處理任務(wù)。具體而言，圖形加速器120依靠CPU 150來(lái)設(shè)置計(jì)算及計(jì)算幾何值。而且，音頻或聲卡160依靠CPU 150來(lái)同時(shí)處理音頻數(shù)據(jù)、位置計(jì)算及諸如合唱、混響、障礙、堵塞等各種效果。此外，CPU 150仍負(fù)責(zé)與可能正在運(yùn)行的應(yīng)用程序相關(guān)的其它指令并負(fù)責(zé)對(duì)連接至南橋130的各種外圍裝置進(jìn)行控制。
圖2為一得益于包含本發(fā)明實(shí)施例的經(jīng)改進(jìn)的計(jì)算機(jī)系統(tǒng)200的一方塊圖。經(jīng)改進(jìn)的計(jì)算機(jī)系統(tǒng)200包括一NVIDIA nForceTM2集成圖形處理器(IGP)210、一nForce2媒體通信處理器(MCP2)220、存儲(chǔ)器212及214、CPU 216、可選圖形處理器218及幀緩沖器240、監(jiān)視器222、掃描儀或照像機(jī)234、鼠標(biāo)、鍵盤及打印機(jī)236、硬盤驅(qū)動(dòng)器238、軟調(diào)制解調(diào)器242、以太網(wǎng)網(wǎng)絡(luò)或LAN 246、及音頻系統(tǒng)248。
已圍繞一分布式處理平臺(tái)設(shè)計(jì)出此種革命性的系統(tǒng)構(gòu)架，從而騰出CPU來(lái)執(zhí)行最適于CPU的任務(wù)。具體而言，nForce2 IGP 210包括一能夠執(zhí)行圖形計(jì)算的圖形處理單元(GPU)(未顯示)，而以前所述圖形計(jì)算是留給CPU 216執(zhí)行的。或者，nForce2 IGP210可介接至一執(zhí)行這些計(jì)算的可選的GPU 218。此外，nForce2 MCP2 220包括一音頻處理單元(APU)，所述音頻處理單元(APU)能夠執(zhí)行許多以前是由CPU 216完成的音頻計(jì)算。通過(guò)此種方式，CPU便能夠更有效地自由執(zhí)行其任務(wù)。此外，通過(guò)包含一套聯(lián)網(wǎng)及通信技術(shù)(例如USB及以太網(wǎng))，nForce2 MCP2 220能夠執(zhí)行許多以前由CPU216負(fù)責(zé)的通信任務(wù)。
在此種架構(gòu)中，nForce2 IGP 210通過(guò)總線213及215與存儲(chǔ)器212及214通信。nForce2 IGP 210還通過(guò)一高級(jí)AGP總線217介接至一可選圖形處理器218。在各種計(jì)算機(jī)系統(tǒng)中，可去除可選處理器218，且監(jiān)視器222可直接由nForce2 IGP 210驅(qū)動(dòng)。在其它系統(tǒng)中，可存在多于一個(gè)監(jiān)視器222，其中某些或所有監(jiān)視器222耦接至可選圖形處理器218或直接耦接至nForce2 IGP 210。nForce2 IGP 210通過(guò)一HyperTransportTM鏈路221與nForce2 MCP2 220通信?？蛇x圖形處理器218也可介接外部存儲(chǔ)器(在此實(shí)例中未示出)。
本發(fā)明的各實(shí)施可用于在通往儲(chǔ)器212及214的接口、自可選圖形處理器218至其外部存儲(chǔ)器(未顯示)的接口、或通往其它可選存儲(chǔ)器(此處未顯示)的接口、或其它存儲(chǔ)器接口或其它數(shù)字系統(tǒng)中的其它電路處改善時(shí)鐘信號(hào)頻率的變化。
nForce2 MCP2 220包含用于以太網(wǎng)連接246及軟調(diào)制解調(diào)器242的控制器。nForce2 MCP 220還包括用于鼠標(biāo)、鍵盤及打印機(jī)236的接口及用于照像機(jī)及掃描儀234及硬盤驅(qū)動(dòng)器238的USB端口。
此種布置使CPU 216、nForce2 IGP 210及nForce2 MCP2 220能夠、以并行方式同時(shí)地獨(dú)立實(shí)施處理。
本發(fā)明的各實(shí)施例可用于改進(jìn)各裝置之間的高速接口，例如圖1中的圖形處理器120與幀緩沖器140之間或北橋110與存儲(chǔ)器105之間、或圖2中的集成圖形處理器210與存儲(chǔ)器212及214之間的接口。
圖3為一顯示在一根據(jù)本發(fā)明一實(shí)施例的高速接口的發(fā)射與接收端處的數(shù)據(jù)信號(hào)與相關(guān)選通信號(hào)之間的關(guān)系的簡(jiǎn)化方塊圖。所述發(fā)射機(jī)與接收機(jī)可包含于圖形處理器、存儲(chǔ)器或其它集成電路中。通常，每一芯片均發(fā)射及接收幾個(gè)數(shù)據(jù)信號(hào)及至少一個(gè)選通信號(hào)。發(fā)射機(jī)310通過(guò)通道320將數(shù)據(jù)信號(hào)及選通信號(hào)提供至接收機(jī)330。在發(fā)射機(jī)或源端處，DQ 312與WDQS選通信號(hào)314對(duì)齊。這意味著數(shù)據(jù)信號(hào)與選通信號(hào)邊緣同時(shí)雙態(tài)切換，因此這些信號(hào)會(huì)經(jīng)歷類似的耦合噪聲。由于這些信號(hào)對(duì)齊，因此其易遭受相似的同時(shí)切換噪聲，此會(huì)引起推進(jìn)、推出及信號(hào)完整性失真，從而引起數(shù)據(jù)信號(hào)與相關(guān)聯(lián)選通信號(hào)之間的偏斜。此外，數(shù)據(jù)信號(hào)及相關(guān)聯(lián)選通信號(hào)通常會(huì)因其它通道及噪聲源在數(shù)據(jù)通道320中的耦合而經(jīng)歷類似的失真。
接口(例如圖3中的接口)的理想相移并非總是正好為90度。具體而言，最佳延遲可因數(shù)據(jù)信號(hào)312及其選通脈沖314在數(shù)據(jù)通道320中的失配而不同于90度。同樣地，數(shù)據(jù)信號(hào)312及選通脈沖314可經(jīng)歷不同的噪聲及耦合。更確切地說(shuō)，并非這些信號(hào)所經(jīng)歷的所有噪聲均可為共模的-其中一些可為差動(dòng)的。同樣地，數(shù)據(jù)模式的變化會(huì)引起符號(hào)間干擾(ISI)，此會(huì)在數(shù)據(jù)信號(hào)312的邊緣中產(chǎn)生一與數(shù)據(jù)相關(guān)的偏斜。因此，需在制造過(guò)程期間(例如在相關(guān)電路已布置于一印刷電路板上后)使相移最佳化。同樣，傳統(tǒng)上，此種調(diào)整(如果進(jìn)行的話)通常以手動(dòng)方式完成。這會(huì)因操作者及其它類型的誤差而致使制造成本增加且可靠性降低。
通道320通常由印刷電路板上的跡線連同集成電路焊線及引線框架引腳組成。
在接收端處，選通信號(hào)相移一大約等于90度的量Tl 340。通過(guò)此種方式，使選通信號(hào)在DQ數(shù)據(jù)位332中居中，從而提供對(duì)DQ 332數(shù)據(jù)的恢復(fù)。
訓(xùn)練序列可在裝置加電時(shí)、在低壓掉電狀態(tài)后、在裝置退出低功率模式后、或在其它時(shí)刻實(shí)施。
圖4圖解說(shuō)明一可在根據(jù)本發(fā)明一實(shí)施例的集成電路中用于自動(dòng)調(diào)整選通信號(hào)與接收信號(hào)之間的相移的定時(shí)序列。接收一訓(xùn)練或測(cè)試數(shù)據(jù)模式410。使選通信號(hào)在一窗口中以離散步長(zhǎng)自一最小延遲向一最大延遲偏移。例如，可使選通延遲從60度變至120度?；蛘?，可使用其它窗口。在本發(fā)明的一實(shí)施例中，以大約1GHz的數(shù)據(jù)速率接收數(shù)據(jù)。每一步長(zhǎng)均大約為10ps，但有些步長(zhǎng)可更大，特別是那些不接近于90度相移的步長(zhǎng)。
在窗口中的每一步長(zhǎng)420處，判定訓(xùn)練序列是否被正確接收到。如果未正確接收到數(shù)據(jù)，則使一失敗狀態(tài)與該步長(zhǎng)相關(guān)聯(lián)。如果正確接收到數(shù)據(jù)，則使一成功狀態(tài)與該步長(zhǎng)相關(guān)聯(lián)。在本發(fā)明的一具體實(shí)施例中，所測(cè)試的第一步長(zhǎng)是在DQS信號(hào)位于顯示為420的步長(zhǎng)處時(shí)，且按次序測(cè)試后繼步長(zhǎng)。
存儲(chǔ)所成功進(jìn)行的第一步長(zhǎng)，在此實(shí)例中是存儲(chǔ)步長(zhǎng)450。還存儲(chǔ)所成功進(jìn)行的最后步長(zhǎng)，在此實(shí)例中是步長(zhǎng)460。對(duì)步長(zhǎng)450與460進(jìn)行平均，在此實(shí)例中得到步長(zhǎng)430，且在該位置處使選通信號(hào)對(duì)齊。在此特定實(shí)例中，“理想”步長(zhǎng)430不同于90度相移步長(zhǎng)440。
圖5為一包含本發(fā)明一實(shí)施例的集成電路500的一方塊圖。其中包括延遲單元或電路520、522、524及526、及主延遲鎖定環(huán)(DLL)530。一主時(shí)鐘信號(hào)在線路550上由主DLL 530接收到。主DLL將線路540、542、544及546上的參考電流提供至延遲單元520、522、524及526。延遲單元520、522、524及526對(duì)在線路510、512、514及516上所接收的選通信號(hào)進(jìn)行延遲。
圖6為一更詳細(xì)地顯示圖5所示主DLL及延遲線路的示意圖。主DLL 610中包括一鑒相器612、電荷泵614及延遲線路616。延遲線路616包括延遲單元630、632、634及636，這些延遲單元630、632、634及636由電流源640、642、644及646所提供的參考電流施加偏壓。這些參考電流被提供至延遲單元650，由延遲單元650對(duì)選通信號(hào)進(jìn)行延遲。
線路620上的主時(shí)鐘信號(hào)由鑒相器612接收到，鑒相器612將其與線路622上的延遲線路輸出相比較。鑒相器使用電荷泵614來(lái)增大或減小延遲線路616中的電流。延遲線路616為線路620上的主時(shí)鐘信號(hào)提供一360度相移。因此，電流源640、642、644及646所提供的每一參考電流均使延遲元件630、632、634及636分別提供90度的相移。
延遲元件630、632、634及636可為由電流源640、642、644及646提供電流的差動(dòng)對(duì)，或者其可為另一適當(dāng)類型的電路。
對(duì)電流源640、642、644及646所提供的參考電流加以鏡像并將其提供至延遲單元650。延遲單元650相應(yīng)地為選通信號(hào)提供一90度相移。根據(jù)本文中所述的訓(xùn)練序列來(lái)調(diào)整此90度相移。
圖7為一圖解說(shuō)明一主DLL的方塊圖，該主DLL可用作圖6中的主DLL 610或用作本發(fā)明其它實(shí)施例中的主DLL。其中包括一鑒相器710、電荷泵720、參考電流源730及延遲單元740。電荷泵720包括充電電流源722、放電電流源724及電容器726。
主時(shí)鐘信號(hào)在線路750上由鑒相器710及延遲線路或延遲單元740接收到。當(dāng)此電路被鎖定時(shí)，延遲單元使主時(shí)鐘信號(hào)延遲360度并將一輸出提供至線路760上的鑒相器。如果在線路750與760上的信號(hào)之間存在一相位差或誤差，則鑒相器710產(chǎn)生通至電流源722及724的充電或放電信號(hào)。這些電流源的變化會(huì)在電容器726兩端提供一變化的電壓，所述變化的電壓又對(duì)電流源730所提供的電流加以調(diào)整。同樣，對(duì)由這些電流源730提供的電流加以鏡像并將其提供至用于為選通信號(hào)提供90度相移的各個(gè)延遲單元。
圖8為一根據(jù)本發(fā)明一實(shí)施例的集成電路的一部分的方塊圖。其中包括一延遲鎖定環(huán)810、一線路接收機(jī)820、可變延遲830、狀態(tài)機(jī)840、再定時(shí)電路850、存儲(chǔ)器860、測(cè)試模式存儲(chǔ)器870及比較電路880。
數(shù)據(jù)在線路825上由接收機(jī)820接收到，接收機(jī)820又在線路827上將一輸出提供至再定時(shí)電路850。再定時(shí)電路850可為一觸發(fā)器、FIFO或其它適當(dāng)結(jié)構(gòu)。在本發(fā)明各實(shí)施例中，再定時(shí)電路850為一深度介于10與20位之間的FIFO?；蛘撸墒褂貌煌疃鹊腇IFO。
一選通信號(hào)DQS在線路835上由可變延遲電路830接收到。可變延遲電路延遲所述選通信號(hào)并在線路837上將一時(shí)鐘信號(hào)提供至再定時(shí)電路850。再定時(shí)電路850在線路855上將所接收的信號(hào)提供至存儲(chǔ)器860。存儲(chǔ)器860存儲(chǔ)若干個(gè)位以形成一接收數(shù)據(jù)模式。
測(cè)試模式存儲(chǔ)器870將正確模式-其為發(fā)送至接收機(jī)820的模式-提供至比較電路880。測(cè)試模式存儲(chǔ)器可與集成電路分開(kāi)，或者其可包括在集成電路上。比較電路880將線路865上的所接收數(shù)據(jù)模式與線路875上的已知較佳測(cè)試數(shù)據(jù)模式相比較。如果這兩種模式相匹配，則將一成功信號(hào)在線路885上提供至狀態(tài)機(jī)840。而如果所述模式不匹配，則將一失敗信號(hào)在線路885上提供至狀態(tài)機(jī)840。
狀態(tài)機(jī)840對(duì)提供至可變延遲元件830的電流進(jìn)行調(diào)整。在本發(fā)明的一具體實(shí)施例中，電流調(diào)整線路845上的電流始于一最大值并以離散步長(zhǎng)減小。相應(yīng)地，可變延遲元件所提供的延遲始于一最小值并增加至一最大持續(xù)時(shí)間。
在本發(fā)明的一具體實(shí)施例中，以離散步長(zhǎng)改變線路845上的電流調(diào)整量。在每一離散步長(zhǎng)處，接收機(jī)820均在線路825上接收到一測(cè)試或訓(xùn)練模式。在每一步長(zhǎng)處，均判定是已正確地還是錯(cuò)誤地接收到測(cè)試或訓(xùn)練模式。如上所述，使訓(xùn)練模式被正確接收到的第一及最后步長(zhǎng)由狀態(tài)機(jī)840保持。在一具體實(shí)施例中，對(duì)這兩個(gè)步長(zhǎng)進(jìn)行平均，且在電流調(diào)整線路845上將對(duì)應(yīng)電流提供至可變延遲元件830。在其它實(shí)施例中，可使用除平均以外的算法，例如可使用加權(quán)平均。
如前面一樣，一主時(shí)鐘信號(hào)在線路805上由DLL 810接收到，DLL 810在線路815上將一參考電流提供至可變延遲元件830。線路815上的參考電流是使可變延遲元件830提供一90度相移所需的電流。線路845上的電流調(diào)整量使此電流相應(yīng)地改變。
圖9為一以一種根據(jù)本發(fā)明一實(shí)施例的方式使用一訓(xùn)練序列來(lái)調(diào)整可變延遲的方法的流程圖。在步驟910中，將一用于對(duì)選通信號(hào)進(jìn)行延遲的可變延遲元件中的延遲設(shè)定成一最小值。在步驟920中，在一數(shù)據(jù)輸入端處接收一測(cè)試模式或訓(xùn)練序列。在步驟930中，將所接收測(cè)試模式與一預(yù)期接收測(cè)試模式相比較，并在步驟940中，存儲(chǔ)一成功或失敗標(biāo)記。
在步驟950中，判定所述延遲是否處于其最大值。如果不處于其最大值，則遞增所述延遲，并在步驟920中接收另一測(cè)試模式。而如果已達(dá)到最大延遲，則在步驟970中對(duì)具有一與其相關(guān)聯(lián)的成功標(biāo)記的最小與最大延遲進(jìn)行平均，并在步驟980中使用此平均值來(lái)設(shè)定可變延遲元件的延遲。
所屬領(lǐng)域的技術(shù)人員將了解，可根據(jù)本發(fā)明的各實(shí)施例對(duì)該流程作出修改。例如，可在每次遞增所述延遲時(shí)改變步長(zhǎng)。例如，遠(yuǎn)離90度的步長(zhǎng)可大于靠近90度的步長(zhǎng)，因?yàn)檎_的延遲可能靠近90度，且因此在此處需要更高的分辨率。而且，位數(shù)或訓(xùn)練序列數(shù)可根據(jù)步長(zhǎng)位置改變。而且，對(duì)成功或者失敗構(gòu)成要素的判定也可改變。例如，可能要求100％成功，或者所述測(cè)試可只是簡(jiǎn)單多數(shù)或絕大多數(shù)。
一具體實(shí)施例所使用的訓(xùn)練模式是下文所給定模式的一級(jí)聯(lián)形式。所述模式涵蓋因單個(gè)1、單個(gè)0、數(shù)據(jù)速率的高頻及分諧波頻率而產(chǎn)生的最差情形ISI中的大部分。本發(fā)明其它實(shí)施例可使用其它訓(xùn)練模式，且訓(xùn)練模式中的位數(shù)可有所不同。
01 01011 0110111 011101111 01111001 0010011 001100111 00111
001111 0011110001 000100011 00011000111 0001110001111 000111100001 00001000011 0000上文對(duì)本發(fā)明各實(shí)例性實(shí)施例的說(shuō)明是出于例示及說(shuō)明目的而提供。其并非旨在作為窮盡性說(shuō)明或?qū)⒈景l(fā)明限定為所述的確切形式，且根據(jù)上述教示可作出諸多修改及變化。選擇并闡述所述實(shí)施例是為了最好地解釋本發(fā)明的原理及其實(shí)際應(yīng)用，從而使所屬領(lǐng)域的其他技術(shù)人員能夠以適合于所涵蓋的特定應(yīng)用的各種實(shí)施例及各種修改形式來(lái)最好地利用本發(fā)明。
權(quán)利要求
1.一種用于對(duì)一選通信號(hào)進(jìn)行相移的方法，其包括將一可變延遲設(shè)定為一第一持續(xù)時(shí)間；接收所述選通信號(hào)；使所述選通信號(hào)延遲所述第一持續(xù)時(shí)間；接收一第一測(cè)試模式；將所述所接收的第一測(cè)試模式與一預(yù)期測(cè)試模式相比較以判定誤差的存在；及將所述可變延遲改變成一第二持續(xù)時(shí)間。
2.如權(quán)利要求1所述的方法，其進(jìn)一步包括接收所述選通信號(hào)；使所述選通信號(hào)延遲所述第二持續(xù)時(shí)間；接收一第二測(cè)試模式；將所述所接收的第二測(cè)試模式與一預(yù)期測(cè)試模式相比較以判定誤差的存在。
3.如權(quán)利要求2所述的方法，其進(jìn)一步包括在一延遲范圍內(nèi)以離散增量來(lái)改變所述可變延遲；在每一增量處，接收所述選通信號(hào)并使其延遲所述延遲；接收一測(cè)試模式；及將所述所接收測(cè)試模式與一預(yù)期測(cè)試模式相比較以確定誤差的存在。
4.如權(quán)利要求3所述的方法，其進(jìn)一步包括確定其中判定沒(méi)有誤差的最小延遲；及確定其中判定沒(méi)有誤差的最大延遲，其中使用所述其中判定沒(méi)有誤差的最小延遲及所述其中判定沒(méi)有誤差的最大延遲來(lái)為所述選通信號(hào)確定一延遲。
5.如權(quán)利要求4所述的方法，其中對(duì)所述其中判定沒(méi)有誤差的最小延遲與所述其中判定沒(méi)有誤差的最大延遲進(jìn)行平均，并使用所述平均值來(lái)延遲所述選通信號(hào)以便恢復(fù)數(shù)據(jù)。
6.如權(quán)利要求5所述的方法，其中通過(guò)一雙倍數(shù)據(jù)速率存儲(chǔ)器接口來(lái)使用所述方法。
7.一種用于對(duì)一選通信號(hào)進(jìn)行相移的方法，其包括以復(fù)數(shù)個(gè)步長(zhǎng)來(lái)改變一用于對(duì)所述選通信號(hào)進(jìn)行相移的延遲；在每一步長(zhǎng)處，接收一訓(xùn)練模式；在每一步長(zhǎng)處，判定所述訓(xùn)練模式是否被正確接收到；確定一其中所述訓(xùn)練模式被正確接收到的最小及最大延遲；及通過(guò)所述其中所述訓(xùn)練模式被正確接收到的最小及最大延遲，設(shè)定所述延遲。
8.如權(quán)利要求7所述的方法，其中對(duì)所述其中所述訓(xùn)練模式被正確接收到的最小與最大延遲進(jìn)行平均。
9.如權(quán)利要求7所述的方法，其中通過(guò)將所述所接收的訓(xùn)練模式與一存儲(chǔ)于存儲(chǔ)器中的預(yù)期所接收訓(xùn)練模式相比較來(lái)做出所述訓(xùn)練模式是否被正確接收到的所述判定。
10.一種集成電路，其包括一接收緩沖器，其經(jīng)配置以接收一數(shù)據(jù)信號(hào)；一延遲電路，其經(jīng)配置以延遲一選通信號(hào)；一再定時(shí)電路，其經(jīng)配置以對(duì)所述經(jīng)延遲的選通信號(hào)的所述所接收的數(shù)據(jù)信號(hào)進(jìn)行再定時(shí)；及一邏輯塊，其經(jīng)配置以判定所述數(shù)據(jù)信號(hào)是否被正確地接收到；及一狀態(tài)機(jī)，其經(jīng)配置以根據(jù)對(duì)所述數(shù)據(jù)信號(hào)是否被正確接收到的所述判定來(lái)設(shè)定所述延遲電路的一延遲。
11.如權(quán)利要求10所述的集成電路，其中所述延遲電路提供一可變延遲，所述延遲由所述狀態(tài)機(jī)確定。
12.如權(quán)利要求11所述的集成電路，其進(jìn)一步包括一用于存儲(chǔ)一預(yù)期所接收測(cè)試模式的存儲(chǔ)器。
13.如權(quán)利要求12所述的集成電路，其進(jìn)一步包括一比較電路，所述比較電路經(jīng)配置以將一所接收測(cè)試模式與所存儲(chǔ)的預(yù)期所接收測(cè)試模式相比較。
14.如權(quán)利要求11所述的集成電路，其中所述集成電路為一圖形處理器。
15.如權(quán)利要求11所述的集成電路，其中所述狀態(tài)機(jī)通過(guò)復(fù)數(shù)個(gè)離散延遲來(lái)改變所述延遲電路的所述延遲，且在每一延遲處均接收到一測(cè)試模式。
16.如權(quán)利要求15所述的集成電路，其中對(duì)于每一離散延遲，均將一所接收測(cè)試模式與一存儲(chǔ)于一存儲(chǔ)器中的預(yù)期所接收測(cè)試模式相比較。
17.如權(quán)利要求16所述的集成電路，其中所述可變延遲在一最小值與一最大值之間變化，且使用所述所接收測(cè)試模式與預(yù)期所接收測(cè)試模式之間的所述比較來(lái)判定每一離散延遲處的誤差的存在。
18.如權(quán)利要求17所述的集成電路，其中所述狀態(tài)機(jī)存儲(chǔ)所述其中未檢測(cè)到誤差的最小及最大延遲。
19.如權(quán)利要求18所述的集成電路，其中所述狀態(tài)機(jī)對(duì)所述其中未檢測(cè)到誤差的最小與最大延遲進(jìn)行平均。
20.如權(quán)利要求19所述的集成電路，其中所述平均值用于對(duì)所接收的數(shù)據(jù)進(jìn)行再定時(shí)。
全文摘要
本發(fā)明揭示用于訓(xùn)練一相移電路以提供一用于改進(jìn)數(shù)據(jù)恢復(fù)的相移的電路、方法及設(shè)備。本發(fā)明的一具體實(shí)施例提供一可變延遲單元。在接收訓(xùn)練模式的同時(shí)改變所述可變延遲單元中的延遲。跟蹤所接收數(shù)據(jù)模式中的誤差的存在，并根據(jù)所述誤差存在與否來(lái)選擇一較佳延遲并將其用于接收數(shù)據(jù)。
文檔編號(hào)H04L7/00GK1930559SQ200580006990
公開(kāi)日2007年3月14日 申請(qǐng)日期2005年1月26日 優(yōu)先權(quán)日2004年1月27日
發(fā)明者顧庭盛, 阿什法克·R·謝赫 申請(qǐng)人:輝達(dá)公司