專利名稱：一種實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及手機(jī)硬件接口技術(shù)領(lǐng)域，尤其涉及一種實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件。
背景技術(shù)：
在智能手機(jī)的硬件設(shè)計(jì)中，經(jīng)常遇到由于硬件平臺接口資源有限，設(shè)計(jì)時很多功能的開發(fā)受到了限制。此外，還經(jīng)常遇到外圍設(shè)備如顯示屏、攝像頭、觸摸屏、傳感器等外圍器件由于供貨原因或者產(chǎn)品需求變更引起的器件變換，但這些變換往往由于新的器件與硬件設(shè)計(jì)時的接口定義不一致，或硬件設(shè)計(jì)時缺乏兼容而導(dǎo)致需要引起整個硬件設(shè)計(jì)、走線、制板的相應(yīng)較大變動。而目前市場上的智能手機(jī)硬件設(shè)計(jì)主要由芯片平臺廠商設(shè)計(jì)在芯片內(nèi)部，手機(jī)設(shè)計(jì)公司很難根據(jù)自己的產(chǎn)品需求開發(fā)個性化的產(chǎn)品，造成目前市場上智能手機(jī)千篇一律的狀況。有些公司自主創(chuàng)新，卻因?yàn)槠脚_接口不支持而放棄，有些設(shè)計(jì)中使用ARM處理器的GPIO (General Purpose Input Output,通用輸入/輸出)模擬外部接口時序,速度卻受到極大限制，同時也浪費(fèi)了很多系統(tǒng)資源。如圖1所示為目前智能手機(jī)普遍采用的處理器接口架構(gòu)，在圖中，該處理器分別連接 UART (Universal Asynchronous Receiver/Transmitter,通用異步接收 / 發(fā)送)接口設(shè)備，I2C (Inter — Integrated Circuit,內(nèi)部整合電路)接口設(shè)備以及 SDIO (SecureDigital Input and Output Card,安全數(shù)字輸入輸出卡)接口設(shè)備等多種接口設(shè)備，當(dāng)其中某種產(chǎn)品需求的接口不在芯片提供的接口范圍內(nèi)時，必須使用GPIO模擬。但是GPIO模擬無法滿足外設(shè)設(shè)備對傳輸速度要求較高的情況，此時會導(dǎo)致該接口對應(yīng)的功能無法實(shí)現(xiàn)
發(fā)明內(nèi)容
根據(jù)現(xiàn)有技術(shù)中存在的缺陷，現(xiàn)提供一種實(shí)現(xiàn)手機(jī)硬件接口的可編程器件的技術(shù)方案，具體包括:一種實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，適用于智能手機(jī)的硬件接口擴(kuò)展，所述智能手機(jī)具有一處理器，所述可編程邏輯器件位于所述處理器的外部；其中，所述可編程邏輯器件包括數(shù)據(jù)發(fā)送部件，數(shù)據(jù)接收部件，時鐘分頻部件，時序控制部件，輸出緩沖部件以及寄存部件；所述數(shù)據(jù)接收部件雙向連接所述時序控制部件，所述數(shù)據(jù)發(fā)送部件雙向連接所述時序控制部件，所述時序控制部件連接所述輸出緩沖部件，所述時鐘分頻部件連接所述時序控制部件，所述寄存部件分別連接所述數(shù)據(jù)發(fā)送部件和所述數(shù)據(jù)接收部件；所述數(shù)據(jù)發(fā)送部件還連接所述輸出緩沖部件；所述數(shù)據(jù)發(fā)送部件用于輸出數(shù)據(jù)；所述數(shù)據(jù)接收部件用于接收數(shù)據(jù)；所述時鐘分頻部件用于輸出不同頻率的時鐘信號；所述時序控制部件用于控制所述可編程邏輯器件中各程序運(yùn)行的時間順序；所述輸出緩沖部件供外部設(shè)備預(yù)讀并處理所述輸出數(shù)據(jù)；所述寄存部件對所述可編程邏輯器件提供寄存功能；
所述可編程邏輯器件通過地址線和數(shù)據(jù)線與所述處理器連接；所述可編程邏輯器件通過一個輸出引腳和一個輸入引腳與外部的設(shè)備接口連接；所述輸出引腳用于輸出數(shù)據(jù)，所述輸入引腳用于接收數(shù)據(jù)。優(yōu)選的，該實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其中，所述可編程邏輯器件是FPGA器件。優(yōu)選的，該實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其中，所述可編程邏輯器件是CPLD器件。優(yōu)選的，該實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其中，所述可編程邏輯器件與所述處理器之間接有時鐘控制線，所述處理器通過所述時鐘控制線向所述可編程邏輯器件發(fā)送時鐘控制信號。優(yōu)選的，該實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其中，所述可編程邏輯器件與所述處理器之間接有復(fù)位控制線，所述處理器通過所述復(fù)位控制線向所述可編程邏輯器件發(fā)送復(fù)位控制信號。優(yōu)選的，該實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其中，所述可編程邏輯器件與所述處理器之間接有選線控制線，所述處理器通過所述選線控制線向所述可編程邏輯器件發(fā)送選線控制信號。優(yōu)選的，該實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其中，所述可編程邏輯器件與所述處理器之間接有讀寫控制線，所述處理器通過所述讀寫控制線向所述可編程邏輯器件發(fā)送讀寫控制信號。優(yōu)選的，該實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其中，所述可編程邏輯器件與所述處理器之間接有確認(rèn)字符 控制線；所述可編程邏輯器件通過所述確認(rèn)字符控制線向所述處理器返回確認(rèn)字符。優(yōu)選的，該實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其中，所述智能手機(jī)的所述處理器是ARM處理器。上述技術(shù)方案的有益效果是:通過可編程邏輯器件，用戶可以自定義手機(jī)的硬件接口，擴(kuò)展手機(jī)接口的應(yīng)用范圍，極大方便了智能手機(jī)系統(tǒng)的開發(fā)設(shè)計(jì)。此外，使用可編程邏輯器件作為處理器與外設(shè)的轉(zhuǎn)接模塊，對高速信號的完整性，端口電平的兼容性和提高驅(qū)動能力等都具有很大的提升作用。


圖1是現(xiàn)有技術(shù)中手機(jī)硬件接口連接外部設(shè)備的結(jié)構(gòu)示意圖；圖2是本發(fā)明的實(shí)施例中可編程邏輯器件的結(jié)構(gòu)示意圖；圖3是本發(fā)明的實(shí)施例中手機(jī)硬件接口連接外部設(shè)備的結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面結(jié)合附圖和具體實(shí)施例對本發(fā)明作進(jìn)一步說明，但不作為本發(fā)明的限定?？删幊踢壿嬈骷?，即PLD (programmable logic device), PLD是做為一種通用集成電路產(chǎn)生的，他的邏輯功能按照用戶對器件編程來確定。一般的PLD的集成度很高，足以滿足設(shè)計(jì)一般的數(shù)字系統(tǒng)的需要。這樣就可以由設(shè)計(jì)人員自行編程而把一個數(shù)字系統(tǒng)“集成”在一片PLD上，而不必去請芯片制造廠商設(shè)計(jì)和制作專用的集成電路芯片如圖2所示，本發(fā)明采用PLD作為智能手機(jī)處理器與外設(shè)設(shè)備之間的轉(zhuǎn)接模塊，通過硬件描述語言(VHDL, Very-High-Speed Integrated Circuit HardwareDescriptionLanguage),能夠方便地實(shí)現(xiàn)針對各外部設(shè)備的硬件接口的時序設(shè)計(jì)。在本發(fā)明的一個實(shí)施例中，以采用上述PLD器件轉(zhuǎn)接手機(jī)處理器與外部I2C設(shè)備為例，PLD器件的結(jié)構(gòu)具體包括:數(shù)據(jù)發(fā)送部件和數(shù)據(jù)接收部件，時鐘分頻部件,時序控制部件,輸出緩沖部件以及寄存部件；其中數(shù)據(jù)接收部件和數(shù)據(jù)發(fā)送部件分別雙向連接時序控制部件(即數(shù)據(jù)發(fā)送部件/數(shù)據(jù)接收部件與時序控制部件之間的數(shù)據(jù)通信是雙向的，包括數(shù)據(jù)輸出和輸入)；時序控制部件單向連接輸出緩沖部件(即時序控制部件與輸出緩沖部件之間的數(shù)據(jù)通信是單向的，數(shù)據(jù)從時序控制部件單向輸出到輸出緩沖部件)；時鐘分頻部件單向連接時序控制部件；寄存部件分別連接數(shù)據(jù)發(fā)送部件和數(shù)據(jù)接收部件；數(shù)據(jù)發(fā)送部件單向連接輸出緩沖部件。上述結(jié)構(gòu)中，數(shù)據(jù)發(fā)送部件和數(shù)據(jù)接收部件分別提供數(shù)據(jù)輸出和輸入的功能，時鐘分頻部件將不同頻率的時鐘信號分別發(fā)送至?xí)r序控制部件，時序控制部件與數(shù)據(jù)發(fā)送部件和數(shù)據(jù)接收部件進(jìn)行數(shù)據(jù)傳輸互動，并根據(jù)時序控制在不同時間段發(fā)送不同數(shù)據(jù)至輸出緩沖部件；在向外設(shè)輸出數(shù)據(jù)時，輸出緩沖部件起到預(yù)讀并預(yù)處理該輸出數(shù)據(jù)的作用；寄存部件是一個寄存器組，為可編程邏輯器件中的寄存器。上述可編程邏輯器件通過地址線(addr)和數(shù)據(jù)線(data)連接智能手機(jī)的處理器，在本發(fā)明的實(shí)施例中，智能手機(jī)的處理器為ARM處理器，處理器和可編程邏輯器件之間通過數(shù)據(jù)線進(jìn)行數(shù)據(jù)交換；可編程邏輯器件通過一個輸出引腳(scl_pin)和一個輸入引腳(sda_pin)連接外部的I2C接口設(shè)備，可編程邏輯器件通過上述輸出引腳和輸入引腳與外部的接口設(shè)備進(jìn)行數(shù)據(jù)交換。在可編程邏輯器件和智能手機(jī)的處理器之間，還包括數(shù)條控制總線，其中包括用于向可編程邏輯器件輸入時鐘信號的時鐘控制線(clk)，用于向可編程邏輯器件輸入復(fù)位信號的復(fù)位控制線(rst_l)，用于向可編程邏輯器件輸入選線信號的選線控制線(cs_l)，用于向可編程邏輯器件輸入讀寫信號的讀寫控制線(rd_wr_l)，以及可編程邏輯器件向處理器返回確認(rèn)字符的確認(rèn)字符控制線(ack_l)。上述可編程邏輯器件可以米用FPGA(Field — Programmable Gate Array,現(xiàn)場可編程門陣列)器件和CPLD (Complex Programmable Logic Device,復(fù)雜可編程邏輯器件)器件制成。其中FPGA器件為門陣列器件，規(guī)模較大，性能比較強(qiáng)大，但是相對而言芯片的成本較高；而CPLD器件的集成度較低，芯片資源性能有限，但是芯片的制造成本也相對較低，CPLD器件可以滿足常規(guī)的ARM處理器+可編程邏輯器件組成的架構(gòu)功能。因此，使用者可以根據(jù)智能手機(jī)的不同用途選擇不同的可編程邏輯器件作為手機(jī)與外部設(shè)備間的轉(zhuǎn)接模塊。本發(fā)明的第一個實(shí)施例中的可編程邏輯器件結(jié)構(gòu)完全適用于接入其它類型的接口設(shè)備的情況。如圖3所示，在本發(fā)明的其他實(shí)施例中，采用上述可編程邏輯器件作為轉(zhuǎn)接模塊，智能手機(jī)同樣可以接入其它如UART設(shè) 備或SDIO設(shè)備，使用者通過下載程序或其它手段，通過Verilog或VHDL等硬件描述語言來改變可編程邏輯器件的芯片內(nèi)部的時序設(shè)計(jì)(通過時序控制部件來完成)，人為地對每個物理接口進(jìn)行自定義編程，從而符合各個單獨(dú)硬件接口的接入需求，極大方便了智能手機(jī)的系統(tǒng)開發(fā)與設(shè)計(jì)。以上所述僅為本發(fā)明較佳的實(shí)施例，并非因此限制本發(fā)明的實(shí)施方式及保護(hù)范圍，對于本領(lǐng)域技術(shù)人員而言，應(yīng)當(dāng)能夠意識到凡運(yùn)用本發(fā)明說明書及圖示內(nèi)容所作出的等同替換和顯 而易見的變化所得到的方案，均應(yīng)當(dāng)包含在本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，適用于智能手機(jī)的硬件接口擴(kuò)展，所述智能手機(jī)具有一處理器，所述可編程邏輯器件位于所述處理器的外部；其特征在于，所述可編程邏輯器件包括數(shù)據(jù)發(fā)送部件，數(shù)據(jù)接收部件，時鐘分頻部件，時序控制部件，輸出緩沖部件以及寄存部件；所述數(shù)據(jù)接收部件雙向連接所述時序控制部件，所述數(shù)據(jù)發(fā)送部件雙向連接所述時序控制部件，所述時序控制部件連接所述輸出緩沖部件，所述時鐘分頻部件連接所述時序控制部件，所述寄存部件分別連接所述數(shù)據(jù)發(fā)送部件和所述數(shù)據(jù)接收部件；所述數(shù)據(jù)發(fā)送部件還連接所述輸出緩沖部件； 所述數(shù)據(jù)發(fā)送部件用于輸出數(shù)據(jù)；所述數(shù)據(jù)接收部件用于接收數(shù)據(jù)；所述時鐘分頻部件用于輸出不同頻率的時鐘信號；所述時序控制部件用于控制所述可編程邏輯器件中各程序運(yùn)行的時間順序；所述輸出緩沖部件供外部設(shè)備預(yù)讀并處理所述輸出數(shù)據(jù)；所述寄存部件對所述可編程邏輯器件提供寄存功能； 所述可編程邏輯器件通過地址線和數(shù)據(jù)線與所述處理器連接； 所述可編程邏輯器件通過一個輸出引腳和一個輸入引腳與外部的設(shè)備接口連接；所述輸出引腳用于輸出數(shù)據(jù)，所述輸入引腳用于接收數(shù)據(jù)。
2.如權(quán)利要求1所述的實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其特征在于，所述可編程邏輯器件是FPGA器件。
3.如權(quán)利要求1所述的實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其特征在于，所述可編程邏輯器件是CPLD器件。
4.如權(quán)利要求1所述的實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其特征在于，所述可編程邏輯器件與所述處理器之間接有時鐘控制線，所述處理器通過所述時鐘控制線向所述可編程邏輯器件發(fā)送時鐘控制信號。
5.如權(quán)利要求1所述的實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其特征在于，所述可編程邏輯器件與所述處理器之間接有`復(fù)位控制線，所述處理器通過所述復(fù)位控制線向所述可編程邏輯器件發(fā)送復(fù)位控制信號。
6.如權(quán)利要求1所述的實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其特征在于，所述可編程邏輯器件與所述處理器之間接有選線控制線，所述處理器通過所述選線控制線向所述可編程邏輯器件發(fā)送選線控制信號。
7.如權(quán)利要求1所述的實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其特征在于，所述可編程邏輯器件與所述處理器之間接有讀寫控制線，所述處理器通過所述讀寫控制線向所述可編程邏輯器件發(fā)送讀寫控制信號。
8.如權(quán)利要求1所述的實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其特征在于，所述可編程邏輯器件與所述處理器之間接有確認(rèn)字符控制線；所述可編程邏輯器件通過所述確認(rèn)字符控制線向所述處理器返回確認(rèn)字符。
9.如權(quán)利要求1所述的實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其特征在于，所述智能手機(jī)的所述處理器是ARM處理器。
全文摘要
本發(fā)明公開了一種實(shí)現(xiàn)手機(jī)硬件接口的可編程邏輯器件，其屬于手機(jī)硬件接口技術(shù)領(lǐng)域，包括數(shù)據(jù)發(fā)送部件，數(shù)據(jù)接收部件，時鐘分頻部件，時序控制部件，輸出緩沖部件以及寄存部件；數(shù)據(jù)接收部件連接時序控制部件，數(shù)據(jù)發(fā)送部件連接時序控制部件，時序控制部件連接輸出緩沖部件，時鐘分頻部件連接時序控制部件，寄存部件分別連接數(shù)據(jù)發(fā)送部件和數(shù)據(jù)接收部件；數(shù)據(jù)發(fā)送部件還連接輸出緩沖部件；上述技術(shù)方案的有益效果是通過可編程邏輯器件，用戶可以自定義手機(jī)的硬件接口，擴(kuò)展手機(jī)接口的應(yīng)用范圍，極大方便了智能手機(jī)系統(tǒng)的開發(fā)設(shè)計(jì)；同時對高速信號的完整性，端口電平的兼容性和提高驅(qū)動能力等都具有很大的提升作用。
文檔編號H04M1/725GK103226537SQ20131016997
公開日2013年7月31日 申請日期2013年5月9日 優(yōu)先權(quán)日2013年5月9日
發(fā)明者宋海崢 申請人:上海斐訊數(shù)據(jù)通信技術(shù)有限公司