使用cpld的線陣ccd數(shù)據(jù)采集同步電路的制作方法
【專利摘要】本實用新型涉及一種數(shù)據(jù)采集電路，尤其是一種使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，屬于線陣CCD數(shù)據(jù)采集的【技術(shù)領(lǐng)域】。按照本實用新型提供的技術(shù)方案，所述使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，包括線陣CCD模塊；所述線陣CCD模塊的控制端與CPLD電路連接，線陣CCD模塊的輸出端通過AD轉(zhuǎn)換電路與FIFO數(shù)據(jù)緩存器連接，所述CPLD電路的輸出端還與AD轉(zhuǎn)換電路的控制端及FIFO數(shù)據(jù)緩存器的控制端連接，CPLD電路的輸入端與單片機電路連接，所述單片機電路與FIFO數(shù)據(jù)緩存器連接。本實用新型結(jié)構(gòu)緊湊，能實現(xiàn)對線陣CCD數(shù)據(jù)的采集，安全可靠。
【專利說明】使用CPLD的線陣CCD數(shù)據(jù)采集同步電路
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種數(shù)據(jù)采集電路，尤其是一種使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，屬于線陣CCD數(shù)據(jù)采集的【技術(shù)領(lǐng)域】。
【背景技術(shù)】
[0002]CPLD (Complex Programmable Logic Device)是一種多用途、高密度的復(fù)雜可編程邏輯器件，具有設(shè)計方便靈活、易于修改等特點，其“可編程”的技術(shù)特性，使用戶可根據(jù)各自需要而自行構(gòu)造不同邏輯功能的數(shù)字集成電路。其借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標文件，通過下載電纜(“在系統(tǒng)”編程)將代碼傳送到目標芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。
[0003]CO) (charge coupled devices)是一種電荷稱合器件,線陣CO)具有體積小、分辨率高、穩(wěn)定性好、抗干擾能力強、測量誤差小等特點，應(yīng)用線陣CCD的關(guān)鍵是驅(qū)動電路設(shè)計和數(shù)據(jù)采集方法。如何實現(xiàn)對CCD的數(shù)據(jù)進行采集是現(xiàn)有技術(shù)的一個難題。

【發(fā)明內(nèi)容】

[0004]本實用新型的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，其結(jié)構(gòu)緊湊，能實現(xiàn)對線陣CCD數(shù)據(jù)的采集，安全可靠。
[0005]按照本實用新型提供的技術(shù)方案，所述使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，包括線陣CCD模塊；所述線陣CCD模塊的控制端與CPLD電路連接，線陣CCD模塊的輸出端通過AD轉(zhuǎn)換電路與FIFO數(shù)據(jù)緩存器連接，所述CPLD電路的輸出端還與AD轉(zhuǎn)換電路的控制端及FIFO數(shù)據(jù)緩存器的控制端連接，CPLD電路的輸入端與單片機電路連接，所述單片機電路與FIFO數(shù)據(jù)緩存器連接。
[0006]所述AD轉(zhuǎn)換電路包括芯片U5，所述芯片U5采用AD9220芯片，所述芯片U5的DVDD端通過電容C12接地，芯片U5的DVSS端接地，芯片U5的AVDD端通過電容C13接地，芯片U5的AVSS端接地，芯片U5的VINB端與電阻R4的一端連接，電阻R4的另一端與電容C19的一端、電容C20的一端及芯片U5的VREF端連接，電容C19的另一端及電容C20的另一端均接地；芯片U5的VINA端通過電阻R6與線陣CXD模塊的輸出端連接，芯片U5的CML端通過電容C15接地，芯片U5的CAPT端與電容C14的一端、電容C16的一端及電容C17的一端連接，電容C14的另一端接地；芯片U5的CAPB端與電容C17的另一端、電容C16的另一端及電容C18的一端連接，電容C18的另一端接地，芯片U5的REFCOM端及芯片U5的SENSE端均接地，芯片U5的AVSS端接地，芯片U5的AVDD端通過電容C23接地。
[0007]所述CPLD電路包括芯片U3，所述芯片U3采用型號為EPM240的芯片。
[0008]所述單片機電路包括芯片U2，所述芯片U2采用型號為C8051F500的芯片，芯片U2的VIO端、VREGIN端與電容C7的一端、電容C8的一端以及+5V電壓連接，電容C7及電容C8的另一端接地，芯片U2的VDD端、VDDA端與電容C5的一端及電容C6的一端連接，電容C5的另一端及電容C6的另一端接地，芯片U2的GND端及GNDA端均接地；芯片U2的P0.2/XTALl端與電阻R20的一端、電容C4的一端以及晶振Yl的一端連接，電容C4的另一端接地，晶振Yl的另一端與電容Cl的一端、電阻R20的另一端及芯片U2的P0.3/XTAL2端連接，電容Cl的另一端接地，芯片U2的P4.5端與發(fā)光二極管D2的陽極端連接，發(fā)光二極管D2的陰極端通過電阻R21接地。
[0009]本實用新型的優(yōu)點:使用復(fù)雜可編程邏輯器件輸出線陣CCD模塊的驅(qū)動信號、AD轉(zhuǎn)換電路的控制信號和FIFO數(shù)據(jù)緩存器的寫入控制信號，線陣CCD模塊有效像素達2048個，最大驅(qū)動頻率可達2MHz，CCD驅(qū)動信號需嚴格的時序?qū)?yīng)關(guān)系，且AD轉(zhuǎn)換電路的采樣頻率必須與CCD采集數(shù)據(jù)的時序同步。采用FIFO數(shù)據(jù)緩存器依次存入AD轉(zhuǎn)換后的得到2048個CXD有效像素數(shù)據(jù)，通過CPLD電路使FIFO數(shù)據(jù)緩存器存入數(shù)據(jù)與AD轉(zhuǎn)換電路輸出數(shù)據(jù)保持嚴格的同步，由于FIFO數(shù)據(jù)緩存器具有雙口輸入輸出、傳送速度快和先進先出的特點，F(xiàn)IFO數(shù)據(jù)緩存器在CPLD電路的統(tǒng)一控制下可保證CXD高速采樣時的每個像素值經(jīng)高速AD轉(zhuǎn)換為數(shù)字信號后均準確存入FIFO數(shù)據(jù)緩存器內(nèi)，數(shù)據(jù)采集過程完成后，單片機電路可隨時讀取已存入FIFO數(shù)據(jù)緩存器的2048個采樣數(shù)據(jù)，有效地解決了數(shù)據(jù)流的緩沖，能夠很好地滿足高速采集數(shù)據(jù)時對CCD驅(qū)動和AD轉(zhuǎn)換控制的要求，安全可靠。
【專利附圖】

【附圖說明】
[0010]圖1為本實用新型的結(jié)構(gòu)框圖。
[0011]圖2為本實用新型AD轉(zhuǎn)換電路的電路原理圖。
[0012]圖3為本實用新型CPLD電路的電路原理圖。
[0013]圖4為本實用新型單片機電路的電路原理圖。
[0014]附圖標記說明:1-單片機電路、2-CPLD電路、3-線陣CXD模塊、4_AD轉(zhuǎn)換電路及5-FIF0數(shù)據(jù)緩存器。
【具體實施方式】
[0015]下面結(jié)合具體附圖和實施例對本實用新型作進一步說明。
[0016]如圖1所示:為了能通過CPLD實現(xiàn)對線陣C⑶數(shù)據(jù)的采集，本實用新型包括線陣CXD模塊3 ;所述線陣CXD模塊3的控制端與CPLD電路2連接，線陣CXD模塊3的輸出端通過AD轉(zhuǎn)換電路4與FIFO (First Input First Output)數(shù)據(jù)緩存器5連接，所述CPLD電路2的輸出端還與AD轉(zhuǎn)換電路4的控制端及FIFO數(shù)據(jù)緩存器5的控制端連接，CPLD電路2的輸入端與單片機電路I連接，所述單片機電路I與FIFO數(shù)據(jù)緩存器5連接。
[0017]本實用新型實施例中，線陣CXD模塊3采用索尼2048像素ILX554B線陣(XD，線陣CCD模塊3的驅(qū)動需要兩個時鐘信號R0G、CLK，并需要滿足嚴格的時序關(guān)系，線陣CCD模塊3 —次需輸出2086個信號，但前33個和后6個是不準確的信號，也就是無效信號，所以只取中間2048個像素信號進行保存、處理。AD轉(zhuǎn)換電路4由一個時鐘信號AD_CLK來啟動每次AD轉(zhuǎn)換，且AD轉(zhuǎn)換器輸出信號比輸入信號延遲三個時鐘周期。FIFO數(shù)據(jù)緩存器5則需要一個時鐘信號W啟動每個數(shù)據(jù)的寫入，因AD轉(zhuǎn)換電路4輸出比輸入延遲3個時鐘周期，再加上線陣CXD模塊3輸出的33個無效信號，F(xiàn)IFO數(shù)據(jù)緩存器5時鐘總共要比CXD延遲36個周期。在具體實施時，通過對CPLD電路2產(chǎn)生以上各路控制信號并保持嚴格的時序關(guān)系，確保該電路將線陣CCD模塊3的2048個有效像素數(shù)據(jù)準確地采集、轉(zhuǎn)換和存儲。[0018]如圖2所示，所述AD轉(zhuǎn)換電路4包括芯片U5，所述芯片U5采用AD9220芯片，所述芯片U5的DVDD端通過電容C12接地，芯片U5的DVSS端接地，芯片U5的AVDD端通過電容C13接地，芯片U5的AVSS端接地，芯片U5的VINB端與電阻R4的一端連接，電阻R4的另一端與電容C19的一端、電容C20的一端及芯片U5的VREF端連接，電容C19的另一端及電容C20的另一端均接地；芯片U5的VINA端通過電阻R6與線陣CXD模塊(3)的輸出端連接，芯片U5的CML端通過電容C15接地，芯片U5的CAPT端與電容C14的一端、電容C16的一端及電容C17的一端連接，電容C14的另一端接地；芯片U5的CAPB端與電容C17的另一端、電容C16的另一端及電容C18的一端連接，電容C18的另一端接地，芯片U5的REFCOM端及芯片U5的SENSE端均接地，芯片U5的AVSS端接地，芯片U5的AVDD端通過電容C23接地。
[0019]AD轉(zhuǎn)換器采用AD9220，該芯片是Analog Device公司的并行12bit ADC芯片，AD9220要正常工作，需要I個時鐘信號AD_CLK，(XD輸出信號的同時AD9220接收并進行轉(zhuǎn)換，(XD (ILX554B)時鐘采用IMHz頻率，AD9220的時鐘必須和ILX554B線陣(XD的頻率一致，且AD9220的轉(zhuǎn)換信號輸出比信號輸入延遲三個周期。
[0020]本實用新型實施例中，使用FIFO數(shù)據(jù)緩存器5對AD轉(zhuǎn)換電路4輸出的數(shù)據(jù)進行高速存儲，F(xiàn)IFO具有雙口輸入輸出、傳送速度快和先進先出的特點，非常適合作為數(shù)據(jù)傳送不同層級之間的緩沖。在具體實施時，F(xiàn)IFO數(shù)據(jù)緩存器5采用IDT7203芯片，所述IDT7203芯片存取速度為50ns/次，容量大小為9bit*2048，由于AD轉(zhuǎn)換電路4為12位AD轉(zhuǎn)換，因此需要用兩片IDT7203構(gòu)成字寬擴展方式與AD9220芯片連接，12位數(shù)據(jù)線為BIT1-BIT12。二片IDT7203與單片機電路中的C8051F500芯片連接，12位數(shù)據(jù)線為DATA1-DATA12，單片機電路I可通過DATA1-DATA12對FIFO數(shù)據(jù)緩存器5中已存數(shù)據(jù)進行讀取，
[0021]如圖3所示，所述CPLD電路2包括芯片U3，所述芯片U3采用型號為EPM240的芯片。芯片U3的VCC101、VCC102及VCCINT端均與+3.3V電壓及電容Cll的一端連接，電容Cll的另一端接地，芯片U3的GNDIO端及GNDINT端均接地，芯片U3的一個10端通過電阻R2與發(fā)光二極管Dl的陽極端連接，發(fā)光二極管Dl的陰極端接地。
[0022]本實用新型實施例中，線陣C⑶模塊3、AD轉(zhuǎn)換電路4、FIF0數(shù)據(jù)緩沖器5的輸入時鐘同步，均為IMHz頻率，線陣CCD模塊3的ROG信號和CLK信號構(gòu)成17uS初始化關(guān)系時，線陣CXD模塊3可啟動輸出，并通過VOUT弓丨腳將信號串行輸出至AD轉(zhuǎn)換電路4。線陣CCD模塊3輸出信號的同時AD轉(zhuǎn)換電路4接收并進行轉(zhuǎn)換，AD轉(zhuǎn)換電路4轉(zhuǎn)換結(jié)束后信號并行輸出至IFIFO數(shù)據(jù)緩存器5，線陣CXD模塊3 —次輸出周期內(nèi)前33個信號為無效啞信號，且AD轉(zhuǎn)換電路4輸出信號比輸入信號延后3個時鐘周期，故FIFO數(shù)據(jù)緩存器5比線陣CCD模塊和AD轉(zhuǎn)換電路4晚36個時鐘周期才啟動數(shù)據(jù)的寫入過程。
[0023]如圖4所示，所述單片機電路I包括芯片U2，所述芯片U2采用型號為C8051F500的芯片，芯片U2的VIO端、VREGIN端與電容C7的一端、電容C8的一端以及+5V電壓連接，電容C7及電容C8的另一端接地，芯片U2的VDD端、VDDA端與電容C5的一端及電容C6的一端連接，電容C5的另一端及電容C6的另一端接地，芯片U2的GND端及GNDA端均接地；芯片U2的P0.2/XTAL1端與電阻R20的一端、電容C4的一端以及晶振Yl的一端連接，電容C4的另一端接地，晶振Yl的另一端與電容Cl的一端、電阻R20的另一端及芯片U2的P0.3/XTAL2端連接，電容Cl的另一端接地，芯片U2的P4.5端與發(fā)光二極管D2的陽極端連接，發(fā)光二極管D2的陰極端通過電阻R21接地。[0024]在具體實施時，單片機電路I中C8051F500芯片的37引腳與CPLD電路2的15引腳相連，整個電路啟動一次數(shù)據(jù)采樣過程前，C8051F500芯片的37引腳輸出COMMUl信號，CPLD電路2的15引腳接收到該信號后CPLD立即產(chǎn)生各路時序信號，使線陣CXD模塊3、AD轉(zhuǎn)換電路4、FIF0數(shù)據(jù)緩存器5按規(guī)定的時序完成整個數(shù)據(jù)采樣過程，并將線陣CCD模塊3的2048個相素的數(shù)據(jù)存入FIFO數(shù)據(jù)緩存器5內(nèi)，單片機電路I內(nèi)的C8051F500芯片另有12個引腳與二塊FIFO芯片的共12個引腳相連組成12位數(shù)據(jù)線DATA1-DATA12，通過12位數(shù)據(jù)線單片機可將已存入FIFO數(shù)據(jù)緩存器5的2048個數(shù)據(jù)讀到片內(nèi)并通過串行口將數(shù)據(jù)傳送給上位計算機。
[0025]本實用新型使用復(fù)雜可編程邏輯器件(CPLD)輸出線陣CXD模塊3的驅(qū)動信號、AD轉(zhuǎn)換電路4的控制信號和FIFO數(shù)據(jù)緩存器5的寫入控制信號，線陣CXD模塊3有效像素達2048個，最大驅(qū)動頻率可達2MHz，CCD驅(qū)動信號需嚴格的時序?qū)?yīng)關(guān)系，且AD轉(zhuǎn)換電路4的采樣頻率必須與CCD采集數(shù)據(jù)的時序同步。采用FIFO數(shù)據(jù)緩存器5依次存入AD轉(zhuǎn)換后的得到2048個CXD有效像素數(shù)據(jù)，通過CPLD電路2使FIFO數(shù)據(jù)緩存器5存入數(shù)據(jù)與AD轉(zhuǎn)換電路4輸出數(shù)據(jù)保持嚴格的同步，由于FIFO數(shù)據(jù)緩存器5具有雙口輸入輸出、傳送速度快和先進先出的特點，F(xiàn)IFO數(shù)據(jù)緩存器5在CPLD電路2的統(tǒng)一控制下可保證CXD高速采樣時的每個像素值經(jīng)高速AD轉(zhuǎn)換為數(shù)字信號后均準確存入FIFO數(shù)據(jù)緩存器5內(nèi)，數(shù)據(jù)采集過程完成后，單片機電路I可隨時讀取已存入FIFO數(shù)據(jù)緩存器5的2048個采樣數(shù)據(jù)，有效地解決了數(shù)據(jù)流的緩沖，能夠很好地滿足高速采集數(shù)據(jù)時對CCD驅(qū)動和AD轉(zhuǎn)換控制的要求，安全可靠。
【權(quán)利要求】
1.一種使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，包括線陣CCD模塊(3);其特征是:所述線陣CXD模塊(3 )的控制端與CPLD電路(2 )連接，線陣CXD模塊(3 )的輸出端通過AD轉(zhuǎn)換電路(4 )與FIFO數(shù)據(jù)緩存器(5 )連接，所述CPLD電路(2 )的輸出端還與AD轉(zhuǎn)換電路(4 )的控制端及FIFO數(shù)據(jù)緩存器(5)的控制端連接，CPLD電路(2)的輸入端與單片機電路(I)連接，所述單片機電路(I)與FIFO數(shù)據(jù)緩存器(5)連接。
2.根據(jù)權(quán)利要求1所述的使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，其特征是:所述AD轉(zhuǎn)換電路(4)包括芯片U5，所述芯片U5采用AD9220芯片，所述芯片U5的DVDD端通過電容C12接地，芯片U5的DVSS端接地，芯片U5的AVDD端通過電容C13接地，芯片U5的AVSS端接地，芯片U5的VINB端與電阻R4的一端連接，電阻R4的另一端與電容C19的一端、電容C20的一端及芯片U5的VREF端連接，電容C19的另一端及電容C20的另一端均接地；芯片U5的VINA端通過電阻R6與線陣CXD模塊(3)的輸出端連接，芯片U5的CML端通過電容C15接地，芯片U5的CAPT端與電容C14的一端、電容C16的一端及電容C17的一端連接，電容C14的另一端接地；芯片U5的CAPB端與電容C17的另一端、電容C16的另一端及電容C18的一端連接，電容C18的另一端接地，芯片U5的REFCOM端及芯片U5的SENSE端均接地，芯片U5的AVSS端接地，芯片U5的AVDD端通過電容C23接地。
3.根據(jù)權(quán)利要求1所述的使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，其特征是:所述CPLD電路(2)包括芯片U3，所述芯片U3采用型號為EPM240的芯片。
4.根據(jù)權(quán)利要求1所述的使用CPLD的線陣CCD數(shù)據(jù)采集同步電路，其特征是:所述單片機電路(I)包括芯片U2，所述芯片U2采用型號為C8051F500的芯片，芯片U2的VIO端、VREGIN端與電容C7的一端、電容C8的一端以及+5V電壓連接，電容C7及電容C8的另一端接地，芯片U2的VDD端、VDDA端與電容C5的一端及電容C6的一端連接，電容C5的另一端及電容C6的另一端接地，芯片U2的GND端及GNDA端均接地；芯片U2的P0.2/XTAL1端與電阻R20的一端、電容C4的一端以及晶振Yl的一端連接，電容C4的另一端接地，晶振Yl的另一端與電容Cl的一端、電阻R20的另一端及芯片U2的P0.3/XTAL2端連接，電容Cl的另一端接地，芯片U2的P4.5端與發(fā)光二極管D2的陽極端連接，發(fā)光二極管D2的陰極端通過電阻R21接地。
【文檔編號】H04N5/341GK203813865SQ201420202020
【公開日】2014年9月3日 申請日期:2014年4月23日 優(yōu)先權(quán)日:2014年4月23日
【發(fā)明者】于力革, 朱建鴻, 劉歡, 丁婷婷 申請人:江南大學(xué)