本發(fā)明涉及集成電路制造技術領域，特別涉及一種堆棧式CMOS圖像傳感器及其制造方法。

背景技術：

CMOS圖像傳感器屬于光電元器件，CMOS圖像傳感器由于其制造工藝和現(xiàn)有集成電路制造工藝兼容，同時其性能比原有的電荷耦合器件(CCD)圖像傳感器有很多優(yōu)點，而逐漸成為圖像傳感器的主流。CMOS圖像傳感器可以將驅(qū)動電路和像素集成在一起，簡化了硬件設計，同時也降低了系統(tǒng)的功耗。CMOS圖像傳感器由于在采集光信號的同時就可以取出電信號，還能實時處理圖像信息，速度比CCD圖像傳感器快，同時CMOS圖像傳感器還具有價格便宜，帶寬較大，防模糊，訪問的靈活性和較大的填充系數(shù)的優(yōu)點而得到了大量的使用，廣泛應用于工業(yè)自動控制和消費電子等多種產(chǎn)品中，如監(jiān)視器、視頻通訊、玩具等。

隨著人們對高質(zhì)量影像的不斷追求，堆棧式CMOS圖像傳感器被開發(fā)出來。堆棧式CMOS圖像傳感器通常包括邏輯晶圓和鍵合在所述邏輯晶圓上的像素晶圓。相對于傳統(tǒng)的CMOS圖像傳感器(包括前照式CMOS圖像傳感器或者背照式CMOS圖像傳感器)，堆棧式CMOS圖像傳感器具有更小的芯片結構以及更快的處理速度。但是，目前的堆棧式CMOS圖像傳感器還存在一些缺陷，例如，容易出現(xiàn)整行或者整列的黑線或者亮線等。

技術實現(xiàn)要素：

本發(fā)明的目的在于提供一種堆棧式CMOS圖像傳感器及其制造方法，以解決現(xiàn)有的堆棧式CMOS圖像傳感器容易出現(xiàn)整行或者整列的黑線或者亮線的問題。

為解決上述技術問題，本發(fā)明提供一種堆棧式CMOS圖像傳感器，所述堆 棧式CMOS圖像傳感器包括：邏輯晶圓和鍵合在所述邏輯晶圓上的像素晶圓；其中，所述像素晶圓包括m行n列像素，m行n列像素分為多個像素塊，m、n均為大于等于2的自然數(shù)，每個像素塊中的像素行數(shù)均小于m且像素列數(shù)均小于n；所述邏輯晶圓包括多個信號處理器，每個像素塊與一個或者多個信號處理器連接。

可選的，在所述的堆棧式CMOS圖像傳感器中，每個像素塊包括一個像素。

可選的，在所述的堆棧式CMOS圖像傳感器中，每個像素塊與一個信號處理器連接。

可選的，在所述的堆棧式CMOS圖像傳感器中，所述像素晶圓包括多個傳輸塊，每個像素塊中的每個像素均與同一個傳輸塊連接，每個傳輸塊與一個信號處理器連接。

可選的，在所述的堆棧式CMOS圖像傳感器中，每個像素塊中的每個像素均通過一根或者多根連接線與同一個傳輸塊連接。

可選的，在所述的堆棧式CMOS圖像傳感器中，所述邏輯晶圓包括多個傳輸塊，每個像素塊中的每個像素均與同一個傳輸塊連接，每個傳輸塊與一個信號處理器連接。

本發(fā)明還提供一種堆棧式CMOS圖像傳感器的制造方法，所述堆棧式CMOS圖像傳感器的制造方法包括：

提供邏輯晶圓，所述邏輯晶圓包括多個信號處理器；

提供像素晶圓，所述像素晶圓包括m行n列像素，m行n列像素分為多個像素塊，m、n均為大于等于2的自然數(shù)，每個像素塊中的像素行數(shù)均小于m且像素列數(shù)均小于n；

將所述像素晶圓與所述邏輯晶圓鍵合，使得每個像素塊與一個或者多個信號處理器連接。

可選的，在所述的堆棧式CMOS圖像傳感器的制造方法中，每個像素塊包括一個像素。

可選的，在所述的堆棧式CMOS圖像傳感器的制造方法中，所述像素晶圓包括多個傳輸塊，每個像素塊中的每個像素均與同一個傳輸塊連接，將所述像素晶圓與所述邏輯晶圓鍵合時，使得每個傳輸塊與一個信號處理器連接。

可選的，在所述的堆棧式CMOS圖像傳感器的制造方法中，所述邏輯晶圓包括多個傳輸塊，每個傳輸塊與一個信號處理器連接，將所述像素晶圓與所述邏輯晶圓鍵合時，使得每個像素塊中的每個像素均與同一個傳輸塊連接。

在本發(fā)明提供的堆棧式CMOS圖像傳感器及其制造方法中，m行n列像素分為多個像素塊，每個像素塊與一個或者多個信號處理器連接，也就是說每行或者每列的像素被分為多塊，分別與信號處理器連接，由此即使每行或者每列中間有個別像素存在缺陷，也不會導致整行或者整列像素缺陷，從而可以避免整行或者整列的黑線或者亮線問題。

附圖說明

圖1是本發(fā)明實施例一的堆棧式CMOS圖像傳感器的結構示意圖；

圖2是本發(fā)明實施例二的堆棧式CMOS圖像傳感器的結構示意圖；

圖3是本發(fā)明實施例三的堆棧式CMOS圖像傳感器的結構示意圖。

具體實施方式

以下結合附圖和具體實施例對本發(fā)明提出的一種堆棧式CMOS圖像傳感器及其制造方法作進一步詳細說明。根據(jù)下面說明和權利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。特別的，各附圖需要展示的側重點不同，往往都采用了不同的比例。

【實施例一】

請參考圖1，其為本發(fā)明實施例一的堆棧式CMOS圖像傳感器的結構示意圖。如圖1所示，所述堆棧式CMOS圖像傳感器1包括：邏輯晶圓10和鍵合在所述邏輯晶圓10上的像素晶圓11；其中，所述像素晶圓11包括m行n列像素，m行n列像素分為多個像素塊，m、n均為大于等于2的自然數(shù)，每個像素塊中的像素行數(shù)均小于m且像素列數(shù)均小于n；所述邏輯晶圓10包括多個信號處理器，每個像素塊與一個或者多個信號處理器連接。

在本申請實施例中，示意性的，所述m和n均取值為四，即所述像素晶圓11包括四行四列一共十六個像素。其中，圖1示出了沿行方向的剖面圖，即僅示出了一行中的四個像素的結構示意圖。

在本申請實施例中，每個像素塊包括一個像素，也就是說，十六個像素分為了十六個像素塊，即每個像素均與一個信號處理器連接。具體如圖1所示，即像素110a與信號處理器100a連接，像素110b與信號處理器100b連接，像素110c與信號處理器100c連接，像素110d與信號處理器100d連接。由此，任何一個像素存在缺陷，其他像素都不會受到影響。從而提高了堆棧式CMOS圖像傳感器1的質(zhì)量與可靠性。進一步，每個像素均與一個信號處理器連接，由此可以極大的提高堆棧式CMOS圖像傳感器1的信號處理能力，即快速的實現(xiàn)光電信號的轉換。

請繼續(xù)參考圖1，在本申請實施例中，所述像素晶圓11還包括連接線，每個像素均與一根連接線連接，進而通過連接線與信號處理器連接。具體的，像素110a通過連接線111a與信號處理器100a連接，像素110b通過連接線111b與信號處理器100b連接，像素110c通過連接線111c與信號處理器100c連接，像素110d通過連接線111d與信號處理器100d連接。

進一步的，所述邏輯晶圓10也包括連接線，每個信號處理器與一根連接線連接，進而便于與像素連接。具體的，信號處理器100a與連接線101a連接，信號處理器100b與連接線101b連接，信號處理器100c與連接線101c連接，信號處理器100d與連接線101d連接。優(yōu)選的，連接線101a、連接線101b、連接線101c及連接線101d分別與連接線111a、連接線111b、連接線111c及連接線111d一一對應，從而便于像素110a通過連接線111a和連接線101a與信號處理器100a連接，像素110b通過連接線111b和連接線101b與信號處理器100b連接，像素110c通過連接線111c和連接線101c與信號處理器100c連接，像素110d通過連接線111d和連接線101d與信號處理器100d連接。

在本申請實施例中，每個像素均通過不同的連接線與信號處理器連接，由此，即使某一連接線存在缺陷，也不會影響整行像素。例如，連接線111a和連接線101a本身或者兩者的連接處存在缺陷，其也僅會影響像素110a的顯示，而像素110b、像素110c及像素110d都可以在相應信號處理器及連接線的控制下正常顯示。

在本申請實施例中，所述邏輯晶圓10還包括介質(zhì)層，通過所述介質(zhì)層實現(xiàn)多個信號處理器及連接線之間的隔離；相應的，所述像素晶圓11也還包括介質(zhì) 層，通過所述介質(zhì)層實現(xiàn)多個像素及連接線之間的隔離，通過介質(zhì)層實現(xiàn)器件結構之間的隔離為現(xiàn)有技術，本申請實施例對此不再贅述。

相應的，本實施例還提供一種堆棧式CMOS圖像傳感器1的制造方法，所述堆棧式CMOS圖像傳感器1的制造方法包括：

提供邏輯晶圓10，所述邏輯晶圓10包括多個信號處理器；

提供像素晶圓11，所述像素晶圓11包括m行n列像素，m行n列像素分為多個像素塊，m、n均為大于等于2的自然數(shù)，每個像素塊中的像素行數(shù)均小于m且像素列數(shù)均小于n；

將所述像素晶圓11與所述邏輯晶圓10鍵合，使得每個像素塊與一個或者多個信號處理器連接。

在本申請實施例中，采用銅和介質(zhì)層的復合鍵合工藝將所述像素晶圓11與所述邏輯晶圓10鍵合。

【實施例二】

請參考圖2，其為本發(fā)明實施例二的堆棧式CMOS圖像傳感器的結構示意圖。如圖2所示，所述堆棧式CMOS圖像傳感器2包括：邏輯晶圓20和鍵合在所述邏輯晶圓20上的像素晶圓21；其中，所述像素晶圓21包括m行n列像素，m行n列像素分為多個像素塊，m、n均為大于等于2的自然數(shù)，每個像素塊中的像素行數(shù)均小于m且像素列數(shù)均小于n；所述邏輯晶圓20包括多個信號處理器，每個像素塊與一個或者多個信號處理器連接。

在本申請實施例中，同樣示意性的，所述m和n均取值為四，即所述像素晶圓21包括四行四列一共十六個像素。其中，圖2示出了沿行方向的剖面圖，即僅示出了一行中的四個像素的結構示意圖。

本實施例二與實施例一的一個差別在于，在本實施例二中，每個像素塊包括四個像素，具體的，四行四列像素分為了四個兩行兩列的像素塊。在本申請實施例中，每個像素塊中包含的像素數(shù)目相同，在本申請的其他實施例中，每個像素塊中包含的像素數(shù)目也可以不相同。在此，每個像素塊與一個信號處理器連接，也即同一個像素塊的四個像素與同一個信號處理器連接。其中，圖2僅示出了沿行方向的剖面圖，也即僅示出了兩個像素塊中的兩個像素，該兩個像素塊中的另兩個像素以及另外兩個像素塊均未示出。

本實施例二與實施例一的另一個差別在于，所述像素晶圓21還包括多個傳輸塊，每個像素塊中的每個像素均與同一個傳輸塊連接，每個傳輸塊與一個信號處理器連接。即通過傳輸塊實現(xiàn)像素塊與信號處理器之間的連接，以使得像素塊與信號處理器之間的連接更加方便。

具體的，像素210a通過連接線211a與傳輸塊212a連接，同一個像素塊中的像素210b通過連接線211b與傳輸塊212a連接；像素210c通過連接線211c與傳輸塊212b連接，同一個像素塊中的像素210d通過連接線211d與傳輸塊212b連接。同時，傳輸塊212a又通過連接線201a與信號處理器200a連接，傳輸塊212b又通過連接線201b與信號處理器200b連接。由此，便實現(xiàn)了像素210a及像素210b與信號處理器200a連接，像素210c及像素210d與信號處理器200b連接。

在此，由于傳輸塊的存在，可以方便、可靠的實現(xiàn)像素塊與信號處理器之間的連接。特別的，邏輯晶圓20中的連接線(在此即指連接線201a及連接線201b)可不與像素晶圓21中的連接線一一對應(在此即指連接線211a、連接線211b、連接線211c及連接線211d)，從而簡化了邏輯晶圓20中的連接線的形成，即降低了對于邏輯晶圓20中的連接線的精度等要求。

本實施例二與實施例一的第三個差別在于，每個像素接出有兩個連接線，從而保證了每個像素與其他部件之間的連接可靠性。在此，像素210a通過兩根連接線211a與傳輸塊212a連接，同一個像素塊中的像素210b通過兩根連接線211b與傳輸塊212a連接；像素210c通過兩根連接線211c與傳輸塊212b連接，同一個像素塊中的像素210d通過兩根連接線211d與傳輸塊212b連接。由此，保證了每個像素與對應傳輸塊之間的連接可靠性。

在本申請實施例中，所述邏輯晶圓20亦還包括介質(zhì)層，通過所述介質(zhì)層實現(xiàn)多個信號處理器及連接線之間的隔離；相應的，所述像素晶圓21也還包括介質(zhì)層，通過所述介質(zhì)層實現(xiàn)多個像素、連接線及傳輸塊之間的隔離，通過介質(zhì)層實現(xiàn)器件結構之間的隔離為現(xiàn)有技術，本申請實施例對此不再贅述。

相應的，本實施例還提供一種堆棧式CMOS圖像傳感器2的制造方法，所述堆棧式CMOS圖像傳感器2的制造方法包括：

提供邏輯晶圓20，所述邏輯晶圓20包括多個信號處理器；

提供像素晶圓21，所述像素晶圓21包括m行n列像素，m行n列像素分為多個像素塊，m、n均為大于等于2的自然數(shù)，每個像素塊中的像素行數(shù)均小于m且像素列數(shù)均小于n；

將所述像素晶圓21與所述邏輯晶圓20鍵合，使得每個像素塊與一個或者多個信號處理器連接。

在本申請實施例中，所述像素晶圓21包括多個傳輸塊，具體的，每個像素塊中的每個像素均與同一個傳輸塊連接，將所述像素晶圓21與所述邏輯晶圓20鍵合時，使得每個傳輸塊與一個信號處理器連接。

【實施例三】

請參考圖3，其為本發(fā)明實施例三的堆棧式CMOS圖像傳感器的結構示意圖。如圖3所示，所述堆棧式CMOS圖像傳感器3包括：邏輯晶圓30和鍵合在所述邏輯晶圓30上的像素晶圓31；其中，所述像素晶圓31包括m行n列像素，m行n列像素分為多個像素塊，m、n均為大于等于2的自然數(shù)，每個像素塊中的像素行數(shù)均小于m且像素列數(shù)均小于n；所述邏輯晶圓30包括多個信號處理器，每個像素塊與一個或者多個信號處理器連接。

在本申請實施例中，同樣示意性的，所述m和n均取值為四，即所述像素晶圓31包括四行四列一共十六個像素。其中，圖3示出了沿行方向的剖面圖，即僅示出了一行中的四個像素的結構示意圖。

本實施例三與實施例一的一個差別在于，在本實施例三中，每個像素塊包括四個像素，具體的，四行四列像素分為了四個兩行兩列的像素塊。在本申請實施例中，每個像素塊中包含的像素數(shù)目相同，在本申請的其他實施例中，每個像素塊中包含的像素數(shù)目也可以不相同。在此，每個像素塊與一個信號處理器連接，也即同一個像素塊的四個像素與同一個信號處理器連接。其中，圖3僅示出了沿行方向的剖面圖，也即僅示出了兩個像素塊中的兩個像素，該兩個像素塊中的另兩個像素以及另外兩個像素塊均未示出。

本實施例三與實施例一的另一個差別在于，所述邏輯晶圓30還包括多個傳輸塊，每個像素塊中的每個像素均與同一個傳輸塊連接，每個傳輸塊與一個信號處理器連接。即通過傳輸塊實現(xiàn)像素塊與信號處理器之間的連接，以使得像素塊與信號處理器之間的連接更加方便。

具體的，像素310a通過連接線311a與傳輸塊302a連接，同一個像素塊中的像素310b通過連接線311b與傳輸塊302a連接；像素310c通過連接線311c與傳輸塊302b連接，同一個像素塊中的像素310d通過連接線311d與傳輸塊302b連接。同時，傳輸塊302a又通過連接線301a與信號處理器300a連接，傳輸塊302b又通過連接線301b與信號處理器300b連接。由此，便實現(xiàn)了像素310a及像素310b與信號處理器300a連接，像素310c及像素310d與信號處理器300b連接。

在此，由于傳輸塊的存在，可以方便、可靠的實現(xiàn)像素塊與信號處理器之間的連接。特別的，邏輯晶圓30中的連接線(在此即指連接線301a及連接線301b)可不與像素晶圓31中的連接線一一對應(在此即指連接線311a、連接線311b、連接線311c及連接線311d)，從而簡化了邏輯晶圓30中的連接線以及像素晶圓31中的連接線的形成，即降低了對于邏輯晶圓30中的連接線以及像素晶圓31中的連接線的精度等要求。

在本申請實施例中，所述邏輯晶圓30亦還包括介質(zhì)層，通過所述介質(zhì)層實現(xiàn)多個信號處理器、連接線及傳輸塊之間的隔離；相應的，所述像素晶圓31也還包括介質(zhì)層，通過所述介質(zhì)層實現(xiàn)多個像素及連接線之間的隔離，通過介質(zhì)層實現(xiàn)器件結構之間的隔離為現(xiàn)有技術，本申請實施例對此不再贅述。

相應的，本實施例還提供一種堆棧式CMOS圖像傳感器3的制造方法，所述堆棧式CMOS圖像傳感器3的制造方法包括：

提供邏輯晶圓30，所述邏輯晶圓30包括多個信號處理器；

提供像素晶圓31，所述像素晶圓31包括m行n列像素，m行n列像素分為多個像素塊，m、n均為大于等于2的自然數(shù)，每個像素塊中的像素行數(shù)均小于m且像素列數(shù)均小于n；

將所述像素晶圓31與所述邏輯晶圓30鍵合，使得每個像素塊與一個或者多個信號處理器連接。

在本申請實施例中，所述邏輯晶圓30包括多個傳輸塊，每個傳輸塊與一個信號處理器連接，將所述像素晶圓31與所述邏輯晶圓30鍵合時，使得每個像素塊中的每個像素均與同一個傳輸塊連接。

上述描述僅是對本發(fā)明較佳實施例的描述，并非對本發(fā)明范圍的任何限定， 本發(fā)明領域的普通技術人員根據(jù)上述揭示內(nèi)容做的任何變更、修飾，均屬于權利要求書的保護范圍。