專利名稱：靜電放電保護電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明系有關(guān)一種靜電放電(ESD)的保護電路，特別是有關(guān)于一種利用低壓元件于靜電產(chǎn)生時將其排除的靜電放電保護電路。
先前技術(shù)在精密的電子裝置中，由于電路元件的微小化，以及精密的程度大幅提升，所以這類精密電子裝置，特別是內(nèi)部的微小電子元件對于來自工作環(huán)境中所產(chǎn)生的，或是來自使用者接觸該電子裝置時所引入的靜電，都非常的敏感且需要受到保護。
因此，在多數(shù)的精密電子裝置之中，皆需要額外設(shè)計一靜電放電保護電路來適當(dāng)?shù)嘏懦赡馨l(fā)生的靜電，以保護在電子裝置內(nèi)的電路，其中的電子元件不會因為靜電所帶來的高壓而受到破壞。
如圖1所顯示，為一個傳統(tǒng)堆疊NMOS的靜電放電電路的I-V曲線圖。在圖1中，橫向座標為漏極至源極的電壓差，而縱向座標為漏極電流值。圖中表示，當(dāng)漏極至源極的電壓差逐步的累積上升時，漏極電流值也會相應(yīng)地上升；而直到漏極至源極的電壓差值超出了一觸發(fā)電壓(trigger voltage)值之后，則會發(fā)生穿透(punch through)效應(yīng)因而始得漏極至源極的電值差值開始彈回(snap-back)，直到下降至一維持電壓(holding voltage)值為止。從觸發(fā)電壓到維持電壓之間的電壓值差距則稱為彈回區(qū)(snap-back region)。此外，當(dāng)漏極至源極的電壓差回到維持電壓后，之后的電壓差值則是呈現(xiàn)平緩地增加，且此時漏極電流也會相應(yīng)性地上升。
由以上所述可知，當(dāng)靜電電壓值若大過于觸發(fā)電壓值時，則會因會穿透效應(yīng)的緣故而使得作為靜電保護電路的堆疊NMOS被導(dǎo)通，故靜電電流可以通過堆疊NMOS而被接地釋放，達到保護內(nèi)部電子元件不受靜電破壞的目的。但傳統(tǒng)的堆疊NMOS靜電保護電路的缺點在于，如果靜電電壓值并未大于觸發(fā)電壓值，則此靜電保護電路無法被導(dǎo)通，亦即無法排除靜電電流因而該靜電電流會持續(xù)被保留在電子裝置之中成為一個不穩(wěn)定的因素，使得使用者無法預(yù)期何時會對電子裝置造成重大的破壞。
圖2顯示一集成電路之中的傳統(tǒng)堆疊NMOS靜電保護電路。該集成電路的目的是作為連結(jié)不同工作電壓的半導(dǎo)體芯片或是次系統(tǒng)的介面，所以內(nèi)部具有混合電壓，電壓值分別為Vdd以及Vss。從圖2中可以看到在集成電路其中的一個I/O焊墊連結(jié)到內(nèi)部電路之外，也連結(jié)到第一個NMOS(即N1)的漏極(drain)，而N1的柵極(gate)則連結(jié)至電源Vdd，N1的源極(source)與第二個NMOS(即N2)的漏極相連結(jié)，N2的柵極(gate)則連結(jié)至電源Vss，最后，N2的源極連結(jié)到接地端。
在圖2中的第一個NMOS與第二個NMOS以串聯(lián)結(jié)構(gòu)(cascade configuration)作堆疊，兩者相連的節(jié)點形成一共擴散區(qū)，所以在堆疊NMOS的內(nèi)部可視為存在一個寄生的側(cè)邊NPN雙極性晶體管(lateral NPN bipolar transistor)。當(dāng)靜電電壓值大過于觸發(fā)電壓時，則此側(cè)邊NPN雙極性晶體管會被導(dǎo)通而使得靜電可以被排出內(nèi)部電路。但如圖1中所述，若靜電電壓值并未超過觸發(fā)電壓時，則此時側(cè)邊NPN雙極性晶體管無法被導(dǎo)通而造成靜電持續(xù)被保留在集成電路內(nèi)，最后會造成I/O焊墊內(nèi)部的I/O緩沖器的MOS柵極氧化層(gate oxide)損壞。因為在一個混合電壓I/O電路中，MOS柵極氧化層的崩潰電壓(breakdown voltage)會變小，所以會被堆積在集成電路內(nèi)部的靜電破壞。
鑒于上述在傳統(tǒng)靜電放電保護電路中，當(dāng)靜電電流存在于電路中但又不大于觸發(fā)電壓時，會造成該保護電路無法被啟動的情形，因此亟需要提出一個對于靜電存在以及靜電的排除更靈敏的靜電保護電路，能夠?qū)τ谖催_到觸發(fā)電壓值的靜電作排除以保護集成電路內(nèi)部的電子元件免于被損壞。

發(fā)明內(nèi)容鑒于上述的先前技術(shù)中，傳統(tǒng)靜電放電保護電路的諸多缺點，本發(fā)明的主要目的在于提出一種靜電放電保護電路，其對于靜電排除的靈敏度更高，可以對較小的靜電電壓立即作反應(yīng)。
本發(fā)明的另一目的在提出一種靜電放電保護電路，電路是由低耐壓的電子元件所構(gòu)成，但可以負荷高電壓值的靜電通過，以達到釋放靜電的效果。
根據(jù)以上所述的目的，本發(fā)明提供了一種靜電放電保護電路，主要包含一堆疊MOS電路，一觸發(fā)電流產(chǎn)生電路。堆疊MOS電路的目的在于用作靜電電流的第一釋放路徑；而觸發(fā)電流產(chǎn)生電路的目的在于產(chǎn)生觸發(fā)電流以導(dǎo)通堆疊MOS電路，使堆疊MOS電路形成第一釋放路徑以釋放靜電電流。

圖1顯示傳統(tǒng)堆疊NMOS電路的I-V曲線圖；圖2顯示一傳統(tǒng)堆疊NMOS的電路圖；及圖3顯示符合本發(fā)明的一較佳實施例的靜電放電保護電路圖。
具體實施方式本發(fā)明的一些實施例會詳細描述如下。然而，除了詳細描述外，本發(fā)明還可以廣泛地在其他的實施例中施行，且本發(fā)明的范圍不受限定，其以之后的專利范圍為準。
本發(fā)明揭露一種靜電放電(ESD)保護電路。可以應(yīng)用于具有混合電源的集成電路之中。而通常這類集成電路的目的是作為連結(jié)不同工作電壓的半導(dǎo)體芯片或是次系統(tǒng)的介面，所以內(nèi)部具有混合電壓。圖3中顯示符合本發(fā)明一實施例的靜電放電保護電路圖，其中包含一觸發(fā)電流產(chǎn)生電路10、一堆疊MOS電路20，以及一二極管D1。
其中觸發(fā)電流產(chǎn)生電路10包含第一電阻R1、第二電阻R2、第三電阻R3、第一電容C1、第二電容C2、第三電容C3、第四電阻C4、第三NMOS(本文以下稱N3)。而堆疊MOS電路20中包含第三NMOS(本文以下稱N4)以及第四NMOS(本文以下稱N5)。如圖3中所顯示的本發(fā)明實施例，首先第一電阻R1與第三電阻R3的第一端連結(jié)至第一電源(Reg3.3伏特)，而第一電阻的第二端連結(jié)至第一電容C1的第一端。第一電容C1的第二端、N3的源極、第二電阻的第二端、N5的源極，以及二極管D1的正極，以上五個端點皆共同連結(jié)至接地端(即Vss)。而在本實施例中所述的第一電容C1、第二電容C2、電三電容C3，以及第四電容C4皆為利用PMOS所構(gòu)成的電容，但本發(fā)明并不限定僅能使用PMOS構(gòu)成電容，也可以使用NMOS加以替代的。此外，在本實施例中的第一電阻R1、第二電阻R2、第三電阻R3并不限定僅能使用電阻，也可以使用其它阻抗元件如晶體管來替代。
第一電阻R1的第二端也連結(jié)至N3的柵極，而N3的基底(substrate)與N3的源極相連結(jié)。N3的漏極、第二電阻R2的第一端、第三電容C3的第二端，以及N5的柵極四個端點彼此為相互連結(jié)的。第三電容C3的第一端連結(jié)至第二電容C2的第二端。而第二電容C2的第一端、第四電容C4的第一端、N4的漏極，以及二極管D1的負極這四個端點都共同連結(jié)至第二電源(Reg5伏特)。第四電容C4的第二端同時連結(jié)至第三電阻R3的第二端以及N4的柵極。N4的基底、N5的基底以及N5的源極三者為共同連結(jié)，N4的源極連結(jié)至N5的漏極。
當(dāng)一集成電路中，每一個焊墊具有如圖3中的靜電放電保護電路，則當(dāng)該集成電路芯片未連結(jié)于電路板時，若有外部的靜電從第一電源端點以及第二電源端點進入至本靜電放電保護電路時，那么節(jié)點A以及節(jié)點B此時具有一電壓值，而此電壓會使得堆疊NMOS電路20之中的N4以及N5導(dǎo)通，故靜電放電電流將會經(jīng)由堆疊NMOS電路20而被釋放到接地端。而當(dāng)該集成電路芯片已連結(jié)于電路板上，則此時第一電源與第二電源皆分別有實際的電壓輸入，故此時節(jié)點A的電位等同于第一電源的電位而使得N4被導(dǎo)通；但節(jié)點C的電位等同于第一電源的電位而使得N4被導(dǎo)通，故N4的漏極電位等于源極的電位，亦即視作為接地。所以此時節(jié)點B的電位因為接地，因而造成N5的不導(dǎo)通。當(dāng)N5不導(dǎo)通時，則此靜電放電保護電路便不會因為電路中具有漏電流而造成集成電路中的內(nèi)部電路(未顯示)工作異常。
此外，在本發(fā)明中的堆疊MOS電路20并未限制僅能使用NMOS元件，本發(fā)明的另一實施例(未顯示)也可以使用PMOS元件來組成堆疊MOS電路20。而本發(fā)明圖3實施例中的二極管D1亦可加以省略，其原因在于堆疊MOS電路20之中已具有一寄生二極管存在。
以上所述僅為本發(fā)明的較佳實施例而已，并非用以限定本發(fā)明的申請專利范圍；凡其它未脫離本發(fā)明所揭示的精神下所完成的等效改變或修飾，均應(yīng)包含在下述的申請專利范圍中。
權(quán)利要求
1.一種靜電放電保護電路，其中包含一觸發(fā)電流產(chǎn)生電路，用以產(chǎn)生一觸發(fā)電流；及一堆疊MOS電路，用以接收該觸發(fā)電流，然后導(dǎo)通作為靜電放電第一路徑。
2.根據(jù)權(quán)利要求1所述的靜電放電保護電路，其特征在于，上述的觸發(fā)電流產(chǎn)生電路包含一第一電阻，該第一電阻的第一端連結(jié)至一第一電源端；一第一電容，該第一電容的第一端連結(jié)至該第一電阻的第二端；一第一NMOS，該第一NMOS的柵極連結(jié)至該第一電阻的第二端，該第一NMOS的基底(substrate)與源極(source)相連結(jié)；一第二電阻，該第二電阻的第一端連結(jié)至該第一NMOS的漏極，該第二電阻的第二端連結(jié)至該第一NMOS的源極以及該第一電容的第二端，且該第二電阻的第二端連結(jié)至一接地端；一第三電容，該第三電容的第二端連結(jié)至該第二電阻的第一端；一第二電容，該第二電容的第二端連結(jié)至該第三電容的第一端，該第二電容的第一端連結(jié)至一第二電源端；一第四電容，該第四電容的第一端連結(jié)至該第二電容的第一端以及該第二電源端；及一第三電阻，該第三電阻的第二端連結(jié)至該第四電容的第二端，該第三電阻的第一端連結(jié)至該第一電源端。
3.根據(jù)權(quán)利要求2所述的靜電放電保護電路，其特征在于，上述的第一電容、第二電容、第三電容，以及第四電容是利用金氧半場效應(yīng)晶體管(MOSFET)所構(gòu)成的電容。
4.根據(jù)權(quán)利要求2所述的靜電放電保護電路，其特征在于，上述的堆疊MOS電路包含一第二NMOS，該第NMOS的漏極連結(jié)至該第二電源端，該第NMOS的柵極連結(jié)至該第四電容的第二端；及一第三NMOS，該第三NMOS的漏極連結(jié)至該第NMOS的源極，該第三NMOS的基底與源極彼此相連結(jié)，該第三NMOS的基底與該第二NMOS的基底相連結(jié)而且連結(jié)至該接地端，該第三NMOS的柵極與該第二電阻的第一端相連結(jié)。
5.根據(jù)權(quán)利要求2所述的靜電放電保護電路，其特征在于，更包含一二極管，且該二極管的第一端連結(jié)至該第二電源端，該二極管的第二端連結(jié)至該接地端。
6.根據(jù)權(quán)利要求2所述的靜電放電保護電路，其特征在于，當(dāng)靜電產(chǎn)生而使該接地端的電位值高于該第二電源端的電位值，則該二極管便作為該靜電放電第二路徑。
7.根據(jù)權(quán)利要求2所述的靜電放電保護電路，其特征在于，當(dāng)靜電產(chǎn)生而使該第二電源端的電位值大于該接地端的電位值，則該堆疊MOS電路會導(dǎo)通作為該靜電放電第一路徑。
全文摘要
本發(fā)明揭露一種靜電放電保護電路，主要包含一堆疊MOS電路，一觸發(fā)電流產(chǎn)生電路。堆疊MOS電路的目的在于用作靜電電流的第一釋放路徑；而觸發(fā)電流產(chǎn)生電路的目的在于產(chǎn)生觸發(fā)電流以導(dǎo)通堆疊MOS電路，使堆疊MOS電路形成第一釋放路徑以釋放靜電電流。
文檔編號H05F3/00GK1929127SQ20051010366
公開日2007年3月14日 申請日期2005年9月5日 優(yōu)先權(quán)日2005年9月5日
發(fā)明者柯明道, 李健銘 申請人:矽統(tǒng)科技股份有限公司