專利名稱：靜電放電(esd)保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及提供靜電放電(ESD)保護(hù)的半導(dǎo)體電路，特別涉及分布式ESD保護(hù)方案。
背景技術(shù)：
在制造工藝和在最終系統(tǒng)應(yīng)用中，集成電路可能出現(xiàn)靜電放電(ESD)事件。與瞬間放電相關(guān)的能量容易破壞在當(dāng)前集成電路(IC)中存在的脆弱器件。外部端子或焊盤(pán)形成用于集成電路與外界之間的連接點(diǎn)，因此作為用于ESD事件的通路。作用于一個(gè)焊盤(pán)的ESD事件可能把超過(guò)一千伏的電壓耦合到與該焊盤(pán)連接的電路。
在常規(guī)的IC ESD保護(hù)方案中，通常使用特殊的箝位電路來(lái)旁路IC電源線之間的ESD電流，從而防止內(nèi)部元件被破壞。一種ESD箝位電路，被稱為活性金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)箝位電路，一般包括3個(gè)功能元件觸發(fā)器電路、中間緩沖器電路、以及大MOSFET晶體管。觸發(fā)器電路被設(shè)計(jì)為響應(yīng)所作用的ESD事件，但是在IC的正常工作過(guò)程中保持不動(dòng)作。該緩沖器電路被用于放大觸發(fā)器輸出，以驅(qū)動(dòng)大MOSFET晶體管的柵極端。連接在兩個(gè)電源線之間的大MOSFET晶體管作為在箝位電路中的主要ESD電流分散器件?；钚訫OSFET晶體管箝位電路一般僅僅依賴于MOSFET作用來(lái)旁路通道之間的ESD電流。由于在ESD事件中的峰值電流可能具有安培的量級(jí)，因此需要非常大的MOSFET晶體管尺寸。
一種已知的瞬間觸發(fā)活性MOSFET ESD箝位電路10在圖1中示出。圖1中所示的箝位電路10保護(hù)VDD電源線1不受到參照接地的VSS電源線2的正ESD事件的影響。如圖1中所示，箝位電路10采用觸發(fā)器電路8、緩沖器電路3和大N溝道MOSFET(NMOSFET)晶體管4。利用電阻器6和電容器7把觸發(fā)器電路8設(shè)計(jì)為電阻器-電容器(RC)瞬時(shí)檢測(cè)器。響應(yīng)在VDD線1上產(chǎn)生快速的正電壓升高的ESD事件，觸發(fā)器電路8最終保持節(jié)點(diǎn)5遠(yuǎn)低于VDD。具有連接到節(jié)點(diǎn)5的輸入端的緩沖器電路3然后驅(qū)動(dòng)NMOSFET 4的柵極變?yōu)閂DD，從而導(dǎo)通該器件。一旦導(dǎo)通之后，NMOSFET 4作為VDD線1與VSS線2之間的低電阻旁路。NMOSFET 4將在由觸發(fā)器電路8的RC時(shí)間常數(shù)所決定的時(shí)間段內(nèi)保持導(dǎo)通。結(jié)果，該RC時(shí)間常數(shù)將被設(shè)置為足夠長(zhǎng)，以超過(guò)ESD事件的最大期望時(shí)間段，一般為3至5百納秒，并且足夠短以足以避免在VDD電源線的正常脈沖升壓過(guò)程中導(dǎo)致箝位電路的錯(cuò)誤啟動(dòng)。在正常工作過(guò)程中該VDD升壓一般需要2至5毫秒。請(qǐng)注意，一旦VDD到達(dá)恒定電壓水平，NMOSFET 4被偏壓在正常操作所需的不導(dǎo)通狀態(tài)。
對(duì)于現(xiàn)有技術(shù)的圖1的箝位電路的限制在于這種箝位電路占據(jù)大的基片面積。這種箝位電路一般占據(jù)與線路結(jié)合焊盤(pán)相當(dāng)?shù)拿娣e。由于活性MOSFET ESD箝位電路與該器件的溝道寬度(與電流相垂直的尺寸)成正比，因此不可避免導(dǎo)致在圖1中的大尺寸NMOSFET 4。在典型的應(yīng)用中，圖1中的NMOSFET 4可能具有大約2000微米的溝道寬度。該箝位電路的其它部分，特別是觸發(fā)器電路8，還占據(jù)全部箝位面積的大部分。由觸發(fā)器電路8所利用的面積包括電阻器6和電容器7，通常占據(jù)高達(dá)50％的總箝位電路面積。觸發(fā)器電路8需要該較大面積以獲得3至5百納米的所需RC時(shí)間常數(shù)。
圖1的大尺寸活性MOSFET ESD箝位電路一般會(huì)限制該電路可以置于IC中的位置。假設(shè)一個(gè)IC具有大量的外圍輸入/輸出(I/O)和電源線接合焊盤(pán)。在一種典型結(jié)構(gòu)中，設(shè)置多達(dá)20個(gè)I/O電路(I/O焊盤(pán)以及它們的相關(guān)電路)大電路組。連接到在片電源線的電源焊盤(pán)一般不置于I/O電路的電路組之間。為了使整個(gè)IC面積最小化，在一個(gè)電路組中的I/O電路一般相鄰，導(dǎo)致在該I/O電路組中具有較小或沒(méi)有未使用的面積。因此，ESD箝位電路一般不能夠置于I/O電路的電路組中。因此，ESD箝位電路通常置于電源焊盤(pán)附近或者置于IC邊角區(qū)域。
圖2示出在集成電路20中的一種活性MOSFET ESD箝位電路19的典型應(yīng)用(如圖1中所示)，以保護(hù)多個(gè)I/O電路12-15。盡管在該示意圖中僅僅示出4個(gè)I/O電路，但是在一種典型應(yīng)用中，該遠(yuǎn)處的ESD箝位電路可以保護(hù)I/O電路的更大電路組。
在圖2中的集中ESD箝位電路19連接在正電源線(VDD)21和負(fù)電源線(VSS)22之間。如圖1中所示，該箝位電路包含一個(gè)觸發(fā)器電路、緩沖器電路和大MOSFET晶體管。
在圖2中的I/O電路包括連接在VDD線21和VSS線22之間的I/O焊盤(pán)23。NMOSFET 24連接在該I/O焊盤(pán)23和VSS之間。一個(gè)PMOSFET 25連接在該I/O焊盤(pán)和VDD之間。NMOSFET 24作為輸出下拉緩沖器，而PMOSFET 25作為輸出上拉緩沖器。NMOSFET 24和PMOSFET 25的柵極分別連接到輸出前置驅(qū)動(dòng)器電路(未示出)。二極管27具有連接到VSS的正極和連接到I/O焊盤(pán)的負(fù)極。二極管26具有連接到I/O焊盤(pán)的正極和連接到VDD的負(fù)極。I/O電路13-15，分別與I/O電路12相同，還在圖2中示出。
串聯(lián)電阻器R1-R3、Rn在每個(gè)I/O電路之間的VDD線上示出。每個(gè)電阻器表示對(duì)于兩個(gè)相鄰I/O電路之間的VDD線的片斷的分布寄生金屬電阻。類似的電阻器可以在VSS線上示出，但是不包含在圖2中，以清楚地示出該示意圖。請(qǐng)注意，在典型的IC應(yīng)用中，另外的I/O電路和另外的電阻器可以置于圖2中的I/O電路14和15之間。
集成電路通常最容易在相對(duì)于接地的VSS的正ESD事件耦合到I/O焊盤(pán)過(guò)程中被破壞。用于作用在圖2中I/O焊盤(pán)23的事件的主要ESD分散路徑如下。I/O焊盤(pán)電壓隨著正ESD事件的作用而快速升高。二極管26正向偏壓，使VDD電源線電壓也增加。在集中ESD箝位電路19中的觸發(fā)器電路檢測(cè)到ESD事件，并且通過(guò)緩沖器電路導(dǎo)通該大NMOSFET旁路器件。這使得過(guò)渡ESD電流無(wú)害地在VDD和VSS之間流過(guò)，保護(hù)在I/O電路中的脆弱元件。在該ESD事件過(guò)程中，隨著所作用的ESD事件的峰值電流流過(guò)預(yù)定的分散路徑，I/O焊盤(pán)23的電壓升高到由電壓降的總和所設(shè)置的峰值電平。請(qǐng)注意，如果相等的ESD事件依次作用在圖2中的每個(gè)I/O焊盤(pán)上，最遠(yuǎn)離該集中ESD箝位電路的該I/O焊盤(pán)將到達(dá)最高峰值電壓。這是由于在被作用的I/O焊盤(pán)和該集中ESD箝位電路之間的VDD電源線上的大量串聯(lián)電阻所造成的。
NMOSFET 24提供用于上述ESD事件的另一條分散路徑，并且通常是在該集成電路中的最脆弱的器件。在ESD事件過(guò)程中，利用NMOSFET漏極擴(kuò)散、源極擴(kuò)散、以及分別形成橫向雙極型集電極、發(fā)射極和基極區(qū)的本地P型基片區(qū)，NMOSFET 24可以作為一個(gè)橫向寄生NPN雙極型晶體管。該寄生雙極型晶體管可以在發(fā)生故障之前導(dǎo)通部分的峰值ESD電流。但是，如果I/O焊盤(pán)電壓升高到超過(guò)臨界電壓閾值，則該器件將受到永久的熱損壞。盡管該臨界電壓閾值的幅度隨著設(shè)計(jì)選擇和半導(dǎo)體制造技術(shù)而具有相當(dāng)大的變化，對(duì)于故障閾值的數(shù)值一般從7伏到10伏之間。因此，為了保護(hù)I/O電路12不受到ESD的破壞，ESD電流必須旁路通過(guò)該集中的ESD箝位電路19，以把I/O焊盤(pán)23處的電壓限制在上述確定的臨界故障電壓之下。
對(duì)于圖2中所示的遠(yuǎn)處ESD箝位電路方法的限制在于隨著箝位電路之間的I/O電路數(shù)目的增加，越來(lái)越難以用集中ESD箝位電路19來(lái)保護(hù)I/O電路12。這是由于在VDD電源線中的串聯(lián)電阻(R1+R2+R3+...+Rn)增加所造成的。例如，假設(shè)一個(gè)IC布局具有80微米的接合焊盤(pán)間距和22微米的VDD線寬。對(duì)于典型的0.07歐/平方微米的金屬電阻率，每個(gè)焊盤(pán)的合成電阻(Rn)大約為0.25歐。如果VDD總線與10個(gè)焊盤(pán)相交叉，到達(dá)ESD箝位電路，則在該ESD電流路徑中的凈VDD總線電阻將為2.5歐。在工業(yè)標(biāo)準(zhǔn)200V機(jī)器典型ESD事件中，強(qiáng)制通過(guò)該IC的峰值電流大約為3.0A。對(duì)于該峰值電流，凈VDD總線電阻單獨(dú)在ESD電流分散路徑上產(chǎn)生7.5伏的電壓降。即使在包含由于二極管26和集中ESD箝位電路19的額外電壓降之前，這可能超過(guò)NMOSFET輸出緩沖器24發(fā)生故障的臨界電壓閾值。
可以通過(guò)增加VDD線21的寬度以減小累積電阻而提高ESD性能，但是這會(huì)導(dǎo)致增加集成電路的尺寸的代價(jià)。額外的ESD箝位電路還可以置于與箝位電路19相并聯(lián)在I/O電路之間。但是，對(duì)于典型的I/O電路的緊密組合，不能夠獲得用于這些大的箝位電路的控件。為了在I/O電路之間提供該空間，需要進(jìn)一步增加IC的尺寸。因此，需要一種改進(jìn)的更加節(jié)約空間的ESD箝位電路方案，其在保護(hù)大的緊密壓縮的I/O電路阻時(shí)不容易受到累積VDD線電阻的影響。還需要一種ESD箝位電路方案，其同等地保護(hù)所有I/O電路，而沒(méi)有如圖2中所示明顯地改變與集中ESD箝位電路的距離。最后，需要一種ESD箝位電路方案，其非常靈活和模塊化，使得相同的方案可以應(yīng)用于多種IC設(shè)計(jì)，而僅僅需要對(duì)VDD線電阻或在I/O電路組中的I/O電路的數(shù)目給予最少限度的考慮。


本發(fā)明通過(guò)舉例說(shuō)明，并且不限于附圖中所示，其中相同的標(biāo)號(hào)表示類似的元件，其中圖1示出現(xiàn)有ESD箝位電路的電路圖；圖2示出現(xiàn)有ESD保護(hù)電路的電路圖；圖3示出根據(jù)本發(fā)明一個(gè)實(shí)施例的分布式ESD保護(hù)電路的電路圖；圖4示出根據(jù)本發(fā)明另一個(gè)實(shí)施例的分布ESD保護(hù)電路的電路圖。
本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到在圖中的元件是用于簡(jiǎn)化和清楚地說(shuō)明并且不一定按照比例。例如，在圖中的一些元件的尺寸可能相對(duì)于其它元件被夸大，以有助于對(duì)本發(fā)明的實(shí)施例的理解。
具體實(shí)施例方式
本發(fā)明的實(shí)施例提供一種ESD保護(hù)網(wǎng)絡(luò)，其中一個(gè)分立ESD保護(hù)電路的陣列并聯(lián)在正總線和接地電源總線之間，并且分布在要被保護(hù)的每個(gè)I/O電路中。用于在ESD事件過(guò)程中和在正常電路工作過(guò)程中控制該分立ESD保護(hù)電路的觸發(fā)器被置于遠(yuǎn)離要被保護(hù)的I/O電路的位置處。該遠(yuǎn)處的觸發(fā)器電路檢測(cè)耦合到任何一個(gè)I/O焊盤(pán)的正ESD事件，并且在響應(yīng)中啟動(dòng)該陣列中的分立ESD。在一個(gè)實(shí)施例中，該遠(yuǎn)處觸發(fā)器電路采用一個(gè)電阻器-電容器(RC)瞬時(shí)檢測(cè)器，其具有設(shè)置為超過(guò)一個(gè)ESD事件的持續(xù)時(shí)間的特征RC時(shí)間常數(shù)(一般為幾微秒)。由于需要大的基片面積來(lái)獲得該RC時(shí)間常數(shù)，因此這對(duì)于用一個(gè)遠(yuǎn)處觸發(fā)器電路來(lái)控制多個(gè)分布式ESD保護(hù)電路是具有高面積效率的。
在一個(gè)實(shí)施例中，該分立ESD保護(hù)電路和遠(yuǎn)處觸發(fā)器電路耦合在正電源總線和接地電源總線之間，它們分別連接到該IC外部的一個(gè)電源。在另一個(gè)實(shí)施例中，正總線可以不直接連接到外部電源總線。該正總線可以被稱為VDD總線或者ESD總線。接地電源總線，也被稱為VSS總線，可以連接到硅基片，以使得該基片與VSS總線金屬相并聯(lián)。
在本發(fā)明的一個(gè)實(shí)施例中，具有VSS電源總線和ESD總線的集成電路包括連接到ESD總線和VSS電源總線的多個(gè)輸入/輸出(I/O)焊盤(pán)，以及多個(gè)分立晶體管，其中每個(gè)分立晶體管連接到一個(gè)相應(yīng)的I/O焊盤(pán)。該多個(gè)分立晶體管響應(yīng)在多個(gè)I/O焊盤(pán)的至少一個(gè)焊盤(pán)上的ESD事件而并聯(lián)地工作，以對(duì)多個(gè)I/O焊盤(pán)提供ESD保護(hù)。
在另一個(gè)實(shí)施例中，用于ESD保護(hù)具有VSS電源總線和ESD總線包括連接到ESD總線和VSS電源總線的多個(gè)I/O電路以及多個(gè)分布式晶體管。多個(gè)I/O電路中的每個(gè)電路包括多個(gè)分布式晶體管之一，以及每個(gè)晶體管具有連接到ESD總線的第一電流電極、連接到VSS總線的第二電流電極、以及控制電極。該分布式晶體管電路進(jìn)一步包括對(duì)應(yīng)于多個(gè)分布式晶體管的觸發(fā)器電路，其具有連接到ESD總線的第一端和通過(guò)一個(gè)觸發(fā)器總線連接到該分布式晶體管的每個(gè)控制電極的第二端。
在許多ESD保護(hù)方案中，該I/O電路ESD的穩(wěn)定性取決于在測(cè)試中I/O焊盤(pán)與很少設(shè)置的集中ESD箝位電路之間的ESD總線電阻。但是，通過(guò)把該分立ESD保護(hù)電路分布在要被保護(hù)的所有I/O焊盤(pán)中，ESD的穩(wěn)定性很少在焊盤(pán)與焊盤(pán)之間發(fā)生變化。當(dāng)任何I/O焊盤(pán)經(jīng)歷相對(duì)于接地的VSS的正ESD事件時(shí)，位于多個(gè)I/O電路的每個(gè)電路處的分立ESD保護(hù)電路并聯(lián)地導(dǎo)通。在I/O的大電路組中，聚集在被作用的I/O焊盤(pán)的1歐姆的ESD總線電阻中的ESD保護(hù)電流傾向于把大部分ESD電流旁路。但是，與被作用的I/O焊盤(pán)的位置無(wú)關(guān)，在該陣列中的多個(gè)分立ESD保護(hù)電路前后進(jìn)行工作，以提供ESD總線和VSS總線之間低電阻的主要路徑。分立保護(hù)器件的累積效果使得多個(gè)小的器件能夠處理非常大的ESD電流。
本發(fā)明的一些實(shí)施例的優(yōu)點(diǎn)在于利用分離的遠(yuǎn)處觸發(fā)器電路的每個(gè)分立ESD保護(hù)電路占據(jù)較小的基片面積。分立ESD保護(hù)電流一般僅僅占據(jù)現(xiàn)有的集中ESD箝位電路的面積的10％或更少。該面積足夠小，使得該分立ESD保護(hù)電路可以容易地配合到該I/O電路區(qū)域中，而僅僅對(duì)整個(gè)IC面積具有最小的影響。
圖3示出本發(fā)明的一個(gè)實(shí)施例，其中在集成電路31中提供ESD保護(hù)。該集成電路31包括各種電路部分，包括I/O電路30、32和36以及遠(yuǎn)處觸發(fā)器電路37。這些電路部分的每一個(gè)都連接在正ESD總線48和接地VSS總線43之間。串聯(lián)電阻R1、R2和Rn在每個(gè)I/O電路的ESD總線48上示出。每個(gè)電阻器表示兩個(gè)相鄰I/O電路之間的ESD總線48的片段的分布式寄生金屬電阻器。除了圖3中所示的I/O電路30、32和36以及電阻器R1、R2和Rn之外，可變數(shù)目的額外I/O電路和VDD總線電阻器可以置于I/O電路32和36之間。其它實(shí)施例甚至可以包括比圖3中所示更少的I/O電路。
I/O電路30包括連接在I/O焊盤(pán)38與ESD總線48之間的輸出緩沖器PMOSFET 49和二極管46，以及連接在I/O焊盤(pán)38與VSS總線43之間的輸出緩沖器NMOSFET 41和二極管45。I/O電路30進(jìn)一步包括連接在ESD總線48和VSS總線43之間的分立ESD保護(hù)電路39。在該實(shí)施例中，分立ESD保護(hù)電路39包括第一緩沖器電路42和NMOSFET40。NMOSFET 40的漏極連接到ESD總線48，而源極連接到VSS總線43。另一個(gè)實(shí)施例可以用其它類型的晶體管來(lái)取代該NMOSFET 40。第一緩沖器電路42由連接到觸發(fā)器總線47的輸入和連接到NMOSFET 40的控制端的輸出所構(gòu)成。在ESD事件過(guò)程中，該分立ESD保護(hù)電路39提供ESD總線48和VSS總線43之間的直接路徑。請(qǐng)注意，包含在每個(gè)I/O電路中的分立ESD保護(hù)電路39相并聯(lián)，以提供與經(jīng)受ESD事件的I/O焊盤(pán)無(wú)關(guān)的分布式ESD保護(hù)。I/O電路32和36類似于I/O電路30。在該實(shí)施例中，它們包括與I/O電路30中相同的電路結(jié)構(gòu)，如圖3中所示。
包含在I/O電路30、32和36中的每個(gè)ESD保護(hù)電路，例如ESD保護(hù)電路39，通過(guò)把遠(yuǎn)處觸發(fā)器電路37的輸出連接到ESD保護(hù)電路39的輸入的觸發(fā)器總線47由遠(yuǎn)處觸發(fā)器電路37所控制。在本發(fā)明的實(shí)施例中，遠(yuǎn)處ESD觸發(fā)器電路37包括RC瞬時(shí)檢測(cè)器56，其中包括電阻元件54和電容元件52以及第二緩沖器電路50。電阻元件54連接在VSS總線43和節(jié)點(diǎn)55之間。電容元件52連接在節(jié)點(diǎn)55和ESD總線48之間。
第二緩沖器電路50用于把由RC瞬時(shí)檢測(cè)器56所產(chǎn)生的微弱信號(hào)放大到足以驅(qū)動(dòng)觸發(fā)器總線47的信號(hào)電平。這可以通過(guò)例如用于一系列的一個(gè)或多個(gè)反向緩沖器級(jí)的普通電路裝置來(lái)實(shí)現(xiàn)。位于分立ESD保護(hù)電路的每個(gè)電路中的第一緩沖器電路，例如第一緩沖器電路42，用于把在觸發(fā)器總線47上的信號(hào)放大到足以在ESD事件過(guò)程中啟動(dòng)NMOSFET 40的信號(hào)電平。利用如圖3中所示構(gòu)造的電阻元件54和電容元件52，第一和第二緩沖器電路一同可以利用偶數(shù)的反相緩沖器級(jí)。
在圖3中的集成電路31的另一個(gè)實(shí)施例中，電阻元件54和電容元件52可以相對(duì)于節(jié)點(diǎn)55倒置，從而電阻元件連接到ESD總線48，以及電容元件連接到VSS總線43。利用按照各種方式構(gòu)造的RC瞬時(shí)檢測(cè)器56，第一和第二緩沖器電路一同可以利用奇數(shù)的反相緩沖器。
在圖3的集成電路的另一個(gè)實(shí)施例中，第一和第二緩沖器電路可以融合到單個(gè)有效緩沖器電路中，并且置于遠(yuǎn)處觸發(fā)器電路37內(nèi)。在該實(shí)施例中，I/O電路30、32和36的分立ESD保護(hù)電路將僅僅包括NMOSFET，并且不包括第一緩沖器電路。例如，ESD保護(hù)電路39將僅僅包括NMOSFET 40，并且觸發(fā)器總線47連接到NMOSFET 40的控制端。
在許多ESD保護(hù)方案中(例如參照?qǐng)D1和2所述的方案)，在集成電路中的ESD事件導(dǎo)致電流從ESD事件所作用的I/O焊盤(pán)流到單個(gè)大ESD箝位電路。根據(jù)ESD箝位電路與所作用的I/O焊盤(pán)的接近程度，ESD總線的電阻可能實(shí)際導(dǎo)致不能接受的電壓升高。相反，本發(fā)明的實(shí)施例用接近于每個(gè)I/O焊盤(pán)的分立的較小ESD保護(hù)電路來(lái)取代單個(gè)較大或集中的ESD箝位電路，并且保持該觸發(fā)器電路在一個(gè)遠(yuǎn)處位置。具有分立保護(hù)電路的ESD保護(hù)系統(tǒng)類似于單個(gè)大保護(hù)網(wǎng)絡(luò)和有效地發(fā)揮作用，其中局部的分立ESD保護(hù)電路的累積效果導(dǎo)致增加集成電路的保護(hù)。與集中ESD保護(hù)方案相比，使多個(gè)分立ESD保護(hù)電路接近于每個(gè)I/O焊盤(pán)，大大地減小了對(duì)ESD總線電阻的限制。本發(fā)明的一些實(shí)施例的優(yōu)點(diǎn)在于該ESD總線可以被設(shè)計(jì)為比集中ESD方法更小(更加耐用)，以對(duì)每個(gè)I/O電路獲得穩(wěn)定的ESD保護(hù)。
在一個(gè)實(shí)施例中，在圖3中的NMOSFET具有最多接近于300微米的溝道寬度，以及最多大約0.6微米的溝道長(zhǎng)度。用于兩個(gè)相鄰I/O電路(沒(méi)有在圖3中具體示出)之間的觸發(fā)器總線47的每個(gè)片段的寄生金屬電阻大約為5歐。對(duì)于兩個(gè)相鄰I/O電路之間的每個(gè)ESD總線片段的寄生金屬電阻(Rn)大約為0.25歐。因此，總共9個(gè)ESD保護(hù)電路，具有2700微米的累積NMOSFET 40溝道寬度，存在于任何被作用的I/O焊盤(pán)的1歐姆的ESD總線電阻中。該總數(shù)包括被作用的I/O焊盤(pán)附近的ESD保護(hù)電路加上沿著ESD總線的任何方向上的4個(gè)ESD保護(hù)電路。
在一個(gè)實(shí)施例中，ESD保護(hù)電路39的MOSFET 40具有大約250微米的柵極尺寸以及大約0.5微米的溝道長(zhǎng)度。在該實(shí)施例中，被ESD事件作用的焊盤(pán)受到在大約1歐的ESD總線電阻內(nèi)具有2250微米器件寬度以及具有0.5微米的溝道長(zhǎng)度的有效ESD保護(hù)。因此，本發(fā)明的實(shí)施例提供較小的保護(hù)電路網(wǎng)絡(luò)，其可以沿著電阻ESD總線分布，并且對(duì)經(jīng)受ESD事件的任何I/O焊盤(pán)提供穩(wěn)定的ESD保護(hù)。
除了如圖3中所示在I/O電路中的設(shè)置之外，分立ESD保護(hù)電路39還可以置于電源焊盤(pán)上，在置于I/O或電源焊盤(pán)之間的單元中，或者在任何可以獲得適當(dāng)?shù)目臻g的地方。一個(gè)目的是提供廣泛地沿著ESD總線分布的ESD保護(hù)電路，從而任何被作用的I/O焊盤(pán)將受到在1歐的ESD總線金屬內(nèi)的多個(gè)ESD保護(hù)電路的保護(hù)。如圖3中所示的遠(yuǎn)處觸發(fā)器電路37可以置于電源焊盤(pán)處，在I/O或電源焊盤(pán)之間的單元中，或者在任何可以獲得適當(dāng)空間的地方。本發(fā)明的實(shí)施例使得ESD保護(hù)方案可以獨(dú)立應(yīng)用和設(shè)計(jì)，并且可以在標(biāo)準(zhǔn)的單元設(shè)計(jì)方法中實(shí)現(xiàn)。該分立ESD保護(hù)電路39可以由ESD總線48所形成，從而不會(huì)增加集成電路的面積。當(dāng)置于焊盤(pán)的邊緣處時(shí)，ESD保護(hù)電路39可以形成在雙層金屬中，甚至在3層金屬中。
在圖4中示出本發(fā)明的另一個(gè)實(shí)施例。該集成電路60包括各種電路部分，包括I/O電路62、64和66以及遠(yuǎn)處觸發(fā)器電路68。這些電路部分的每一個(gè)都連接在正ESD總線70和接地VSS總線72之間。串聯(lián)電阻R1、R2和Rn在每個(gè)I/O電路的ESD總線上示出。每個(gè)電阻器表示兩個(gè)相鄰I/O電路之間的ESD總線的片段的分布式寄生金屬電阻器。除了圖4中所示的I/O電路和電阻器之外，可變數(shù)目的額外I/O電路和VDD總線電阻器可以置于I/O電路64和66之間。I/O電路62包括連接在I/O焊盤(pán)74與ESD總線70之間的輸出緩沖器PMOSFET 76和二極管80，以及連接在I/O焊盤(pán)74與VSS總線72之間的輸出緩沖器NMOSFET 78和二極管82。I/O電路62進(jìn)一步包括連接在ESD總線70和VSS總線72之間的分立ESD保護(hù)電路89。在該實(shí)施例中，分立ESD保護(hù)電路89包括第一緩沖器電路86、NMOSFET 88以及一個(gè)電容元件84。緩沖器電路85由連接到觸發(fā)器總線71的輸入和連接到NMOSFET 88的控制端的輸出所構(gòu)成。NMOSFET 88的漏極連接到ESD總線70，而源極連接到VSS總線72。在另一個(gè)實(shí)施例中，可以用其它類型的晶體管來(lái)取代該NMOSFET。電容元件84連接在觸發(fā)器總線71和VSS總線72之間。在ESD事件過(guò)程中，分立ESD保護(hù)電路89提供ESD總線70與VSS總線72之間的直接電流路徑。I/O電路64和66類似于I/O電路62，保括與I/O電路62相同的電路結(jié)構(gòu)，如圖4中所示。請(qǐng)注意，包含在每個(gè)I/O電路62、64和66中的例如ESD保護(hù)電路89這樣的分立ESD保護(hù)電路相并聯(lián)，以提供與被作用ESD事件的I/O焊盤(pán)無(wú)關(guān)的分布式ESD保護(hù)。
包含在I/O電路62、64和66中的每個(gè)ESD保護(hù)電路被遠(yuǎn)處觸發(fā)器電路68通過(guò)把遠(yuǎn)處觸發(fā)器電路68的輸出連接到每個(gè)ESD保護(hù)電路的輸入的觸發(fā)器總線71進(jìn)行控制。在本實(shí)施例中，遠(yuǎn)處ESD觸發(fā)器電路68包括一個(gè)RC瞬時(shí)檢測(cè)器，其由電阻元件92和電容元件90所構(gòu)成。電阻元件92連接在ESD總線和節(jié)點(diǎn)95之間。電容連接90連接在節(jié)點(diǎn)95和VSS總線之間。節(jié)點(diǎn)95連接到觸發(fā)器總線71。
在每個(gè)分立ESD保護(hù)電路中的電容元件84、96和94分別連接在觸發(fā)器總線71和VSS總線72之間，與電容元件90相并聯(lián)，并且用于增加在遠(yuǎn)處觸發(fā)器電路68中的RC瞬時(shí)檢測(cè)器的有效RC時(shí)間常數(shù)。電容器90因此可以隨意減小尺寸，從而與沿著觸發(fā)器總線71分布的其它電容元件84、96和94前后工作的電容元件90和電阻器92產(chǎn)生所需的RC時(shí)間常數(shù)。在另一個(gè)實(shí)施例中，可以完全取消電容元件90，由沿著觸發(fā)器總線分布的電阻器92和電容元件84、96和94形成RC瞬時(shí)檢測(cè)器。
該緩沖器電路86用于把通過(guò)觸發(fā)器總線71由RC瞬時(shí)檢測(cè)器所產(chǎn)生的微弱信號(hào)放大到足以驅(qū)動(dòng)NMOSFET 88的控制端的信號(hào)電平。該緩沖器電路可以用普通的電路裝置來(lái)實(shí)現(xiàn)，例如采用串聯(lián)的一個(gè)、三個(gè)或五個(gè)反相緩沖器級(jí)。
本發(fā)明的實(shí)施例提供一種ESD保護(hù)網(wǎng)絡(luò)，其中一個(gè)分立ESD保護(hù)電路的陣列并聯(lián)在正總線和接地電源總線之間，并且沿著要被保護(hù)的每個(gè)I/O電路而分布。用于在ESD時(shí)間過(guò)程中和正常電路工作過(guò)程中控制該分立ESD保護(hù)電路的觸發(fā)器被置于遠(yuǎn)離要被保護(hù)的I/O電路的位置處。因此在任何被作用的I/O焊盤(pán)和把ESD電流無(wú)害地旁路到VSS所需的累積ESD保護(hù)電路之間的有效ESD總線電阻被減小。這獲得同樣保護(hù)在一個(gè)IC中的所有I/O電路的一個(gè)模塊空間效率的ESD保護(hù)方案。
在上述說(shuō)明書(shū)中，本發(fā)明已經(jīng)參照具體實(shí)施例進(jìn)行描述。但是本領(lǐng)域的普通技術(shù)人員將認(rèn)識(shí)到可以做出任何改變和變化而不脫離在下文的權(quán)利要求中給出的本發(fā)明的范圍。相應(yīng)地，說(shuō)明書(shū)和附圖被認(rèn)為是說(shuō)明性而非限制性的，并且所有這種改變被包含在本發(fā)明的范圍內(nèi)。
在下文已經(jīng)參照具體實(shí)施例描述效果、優(yōu)點(diǎn)和對(duì)問(wèn)題的解決方案。但是，這些效果、優(yōu)點(diǎn)、解決方案以及可以產(chǎn)生該效果、優(yōu)點(diǎn)或解決方案的任何元件不是任何或所有權(quán)利要求的關(guān)鍵、必要或本質(zhì)特征或元件。如下文中所用，術(shù)語(yǔ)“包括”、“包含”或者任何其變型是非排它性的包含，例如包含一系列要素的工藝、方法、產(chǎn)品或裝置不僅僅是包含這些要素，而且還可以包含其它沒(méi)有明確列出的或者這種工藝、方法、產(chǎn)品或裝置所固有的其它要素。
權(quán)利要求
1.一種集成電路，其具有VSS電源總線(43或72)以及靜電放電(ESD)總線(48或70)，其中包括連接到ESD總線和VSS電源總線的多個(gè)輸入/輸出(I/O)焊盤(pán)(38或74)；以及多個(gè)分立晶體管(40或88)，其中每個(gè)分立晶體管連接到相應(yīng)的I/O焊盤(pán)；以及多個(gè)分立晶體管響應(yīng)在多個(gè)I/O焊盤(pán)的至少一個(gè)焊盤(pán)上的ESD事件而并聯(lián)地工作，以對(duì)多個(gè)I/O焊盤(pán)提供ESD保護(hù)。
2.根據(jù)權(quán)利要求1所述的集成電路，其中多個(gè)分立晶體管的每一個(gè)包括第一電流電極，第二電流電極、以及控制電極，其中第一電流電極連接到ESD總線，以及第二電流電極連接到VSS電源總線；該集成電路進(jìn)一步包括一個(gè)遠(yuǎn)處觸發(fā)器電路(37或68)，其具有連接到ESD總線的第一端和通過(guò)觸發(fā)器總線連接到多個(gè)分立晶體管的每個(gè)控制電極的第二端。
3.根據(jù)權(quán)利要求2所述的集成電路，其中該集成電路進(jìn)一步包括連接在觸發(fā)器總線(47)和遠(yuǎn)處觸發(fā)器電路的第二端(55)之間的緩沖器電路(50)。
4.根據(jù)權(quán)利要求2所述的集成電路，其中進(jìn)一步包括多個(gè)緩沖器電路(42或86)，其中多個(gè)緩沖器電路的每一個(gè)連接在觸發(fā)器總線(47或71)與多個(gè)分立晶體管(40或88)的至少一個(gè)晶體管的控制電極之間。
5.根據(jù)權(quán)利要求2所述的集成電路，其中進(jìn)一步包括多個(gè)電容元件(84)，其中多個(gè)電容元件中的每個(gè)電容元件具有連接到多個(gè)分立晶體管的至少一個(gè)晶體管的控制電極的第一端以及連接到VSS電源總線的第二端。
6.根據(jù)權(quán)利要求1所述的集成電路，其中在出現(xiàn)ESD事件時(shí)，多個(gè)分立晶體管提供主要放電路徑。
7.一種用于靜電放電(ESD)保護(hù)的分布式晶體管電路，其具有VSS電源總線(43或72)以及靜電放電(ESD)總線(48或70)，其中包括連接到ESD總線和VSS電源總線的多個(gè)輸入/輸出(I/O)焊盤(pán)(30、32、36或62、64、66)；多個(gè)分布式晶體管(40或88)，其中該多個(gè)I/O電路的每一個(gè)包括多個(gè)分布式晶體管中的一個(gè)，以及每個(gè)分布式晶體管具有連接到ESD總線的第一電流電極、連接到VSS總線的第二電流電極、和控制電極；以及對(duì)應(yīng)于多個(gè)分布式晶體管的觸發(fā)器電路(37或68)，其具有連接到ESD總線的第一端，以及通過(guò)觸發(fā)器總線(47或71)連接到分布式晶體管的每個(gè)控制電極的第二端。
8.根據(jù)權(quán)利要求7所述的電路，其中進(jìn)一步包括多個(gè)緩沖器電路(42或86)，其中每個(gè)緩沖器電路連接在相應(yīng)的分布式晶體管(40或88)的控制電極與觸發(fā)器總線(47或71)之間。
9.根據(jù)權(quán)利要求7所述的電路，其中進(jìn)一步包括多個(gè)電容元件(84)，其中多個(gè)電容元件的每個(gè)電容元件具有連接到多個(gè)分布式晶體管的至少一個(gè)晶體管的控制電極的第一端以及連接到VSS電源總線的第二端。
10.根據(jù)權(quán)利要求7所述的電路，其中多個(gè)分布式晶體管并聯(lián)地工作，并且在出現(xiàn)ESD事件時(shí)通過(guò)主要放電路徑提供ESD保護(hù)。
全文摘要
在此公開(kāi)一種ESD保護(hù)電路(39)，其連接到集成電路(31)的多個(gè)I/O電路(30、32、36)的每一個(gè)電路。該ESD保護(hù)電路包括MOSFET晶體管(40)，以在出現(xiàn)ESD事件時(shí)提供最初的ESD保護(hù)。在一個(gè)實(shí)施例中，MOSFET晶體管的控制電極連接到第一總線電路(42)。集成電路(31)包括通過(guò)觸發(fā)器總線(47)連接到ESD保護(hù)電路的遠(yuǎn)處觸發(fā)器電路(37)。該分立ESD保護(hù)電路并聯(lián)地工作，以在出現(xiàn)ESD事件時(shí)對(duì)I/O電路(30、32和36)提供ESD保護(hù)。
文檔編號(hào)H03K19/003GK1426601SQ01807873
公開(kāi)日2003年6月25日 申請(qǐng)日期2001年4月4日 優(yōu)先權(quán)日2000年4月10日
發(fā)明者弗吉奧·塔科達(dá), 詹姆斯·W·米勒 申請(qǐng)人:摩托羅拉公司