共源共柵 比較器可以提高電路的讀取速度，具有讀取時間短的優(yōu)點，為了使折疊式共源共柵比較器 與數(shù)字系統(tǒng)對接時的可靠性更高，該讀取方案采用輸出電壓擺幅更大的折疊式共源共柵電 路（圖2所示)作為折疊式共源共柵比較器的基本結(jié)構(gòu)。然而，由于在數(shù)字系統(tǒng)中，常常要求 電壓的擺幅等于工作電壓（VDD)，開環(huán)放大器的擺幅不能達到這個要求。由于反相器的輸出 擺幅可以等于工作電壓（VDD)，可以對開環(huán)放大器的輸出擺幅起到放大的作用，故本發(fā)明在 開環(huán)放大器的輸出端Vrat，串接了一個反相器，使得最終的輸出電壓擺幅可以達到數(shù)字系統(tǒng) 對電壓擺幅的要求。
[0031] 本專利所設(shè)計的電路圖如圖3所示，由于一個并行磁隧道結(jié)有四種阻值，阻值關(guān) 系為：R11>R10>R01>R00。其中R11、R10、R01、R00分別為存儲數(shù)據(jù)為11、10、01、00的并行 磁隧道結(jié)所對應(yīng)的電阻阻值，故當主時鐘信號CONT為1時，NMOS(第十二MOS管M12)進 入飽和區(qū)（第十二MOS管M12應(yīng)為一個長溝MOS管)，產(chǎn)生一個固定值的讀取電流，該電流 流過并行磁隧道結(jié)，會產(chǎn)生讀取電壓Vin，由于并行磁隧道結(jié)中存儲的數(shù)據(jù)不同，其阻值就 不同，產(chǎn)生的讀取電壓Vin會有4種不同的電壓值，其電壓關(guān)系為：￥11〈￥10〈￥01〈￥00，其中 VII、V10、VOUVOO分別為存儲數(shù)據(jù)11、10、01、00的并行磁隧道結(jié)所對應(yīng)的讀取電壓值，由 此，我們僅需通過比較器判斷Vin的電壓值，即可準確得知在并行磁隧道結(jié)中存儲的數(shù)據(jù)， 為了準確甄別Vin的四種電壓值，本發(fā)明的讀取電路需要外部電壓輸出電路產(chǎn)生3個參考 電壓(第一參考電壓Vrefl、第二參考電壓Vref2、第三參考電壓Vref3)，電壓關(guān)系為：Vll〈 Vref3 <VlO<Vref2 <V01 <VrefKV00〇
[0032] 本發(fā)明采用的樹型的電壓搜索算法流程圖如圖4所示，整個讀取電路的工作原理 如下： 1、 當主時鐘信號CONT為1，第十二MOS管M12開啟，產(chǎn)生讀取電壓Vin，控制邏輯控制 Vin與Vref2進行比較； 2、 讀取電路進入采用圖4所示的樹型方案的電壓搜索模式進行兩位數(shù)據(jù)的讀?。?(1)當Vin>Vref2時，可知并行磁隧道結(jié)所產(chǎn)生的讀取電壓只有兩種可能（V01、V00)， 故并行磁隧道結(jié)所存儲的高位數(shù)據(jù)為0,折疊式共源共柵比較器輸出端Vout'輸出低電平， 反相器輸出端Vout輸出高電平，然后，時鐘輸出模塊產(chǎn)生一個時鐘脈沖信號第一時鐘信號 clkl，控制第一D觸發(fā)器存儲高位數(shù)據(jù)（由于折疊式共源共柵比較器的輸出端Vout'必須要 經(jīng)過反相器來增大輸出擺幅，因此第一D觸發(fā)器讀入的數(shù)據(jù)要從第一D觸發(fā)器的反相輸出 端輸出，以得到真實的數(shù)據(jù)1st)，當?shù)谝籇觸發(fā)器存儲高位數(shù)據(jù)結(jié)束之后，控制邏輯電路控 制Vin與Vrefl進行下一步的比較，這時，如果Vin>Vrefl，則并行磁隧道結(jié)所產(chǎn)生的讀取 電壓只有VOO這種可能，所存儲的低位數(shù)據(jù)為0,折疊式共源共柵比較器輸出端Vout'輸出 低電平，反相器輸出端Vout輸出高電平，如果VirKVrefl，則并行磁隧道結(jié)所產(chǎn)生的讀取電 壓只有VOl這種可能，所存儲的低位數(shù)據(jù)為1，折疊式共源共柵比較器輸出端Vout'輸出高 電平，反相器輸出端Vout輸出低電平，當?shù)玫降臀粩?shù)據(jù)比較出來之后，時鐘輸出模塊再生 成一個脈沖信號第二時鐘信號clk2,控制第二D觸發(fā)器存儲低位數(shù)據(jù)(與高位的存儲方法 相同，由第二D觸發(fā)器的反相輸出端輸出所得到的低位數(shù)據(jù)2nd)，這樣讀取電路就完成了 2bit數(shù)據(jù)的讀取過程， (2)當Vin〈Vref2時，并行磁隧道結(jié)所產(chǎn)生的讀取電壓只有兩種可能（VII、V10)，故 并行磁隧道結(jié)中存儲的高位數(shù)據(jù)為1，折疊式共源共柵比較器輸出端Vout'輸出高電平， 反相器輸出端Vout輸出低電平，然后，時鐘輸出模塊產(chǎn)生一個時鐘脈沖信號第一時鐘信號 clkl，控制第一D觸發(fā)器存儲高位數(shù)據(jù)(與Vin>Vref2的情況相同，第一D觸發(fā)器讀入的數(shù) 據(jù)要從第一D觸發(fā)器的反相輸出端輸出，以得到真實的數(shù)據(jù)1st)，當?shù)谝籇觸發(fā)器存儲高位 數(shù)據(jù)結(jié)束之后，控制邏輯電路控制Vin與Vref3進行下一步的比較，如果Vin>Vref3,則并 行磁隧道結(jié)所產(chǎn)生的讀取電壓只有VlO這一種可能，所存儲的低位數(shù)據(jù)為0,折疊式共源共 柵比較器輸出端Vout'輸出低電平，反相器輸出端Vout輸出高電平，如果Vin〈Vref3,則并 行磁隧道結(jié)所產(chǎn)生的讀取電壓只有Vll這一種可能，所存儲的低位數(shù)據(jù)為1，折疊式共源共 柵比較器輸出端Vout'輸出高電平，反相器輸出端Vout輸出低電平，當?shù)玫降臀坏臄?shù)據(jù)之 后，時鐘輸出模塊再生成一個脈沖信號第二時鐘信號clk2,控制第二D觸發(fā)器存儲低位數(shù) 據(jù)(與高位的存儲方法相同，由第二D觸發(fā)器的反相輸出端輸出所得到的低位數(shù)據(jù)2nd)，這 樣讀取電路就完成了 2bit數(shù)據(jù)的讀取過程， 本專利所采用的控制邏輯電路由圖5所示。第一雙向開關(guān)S1，第二S2分別為受高位數(shù) 據(jù)1st和第一時鐘信號clkl控制的雙向開關(guān)電路(雙向開關(guān)的結(jié)構(gòu)如圖5中圓圈內(nèi)所示)， 首先，主時鐘信號CONT最先跳變?yōu)楦唠娖?，圖3所示NMOS管(第十二MOS管M12)進入開啟 狀態(tài)，產(chǎn)生讀取電壓Vin，這時第一時鐘信號clkl還為低電平，控制雙向開關(guān)S2使得Vref 與Vref2相連，令Vin與Vref2進行比較，反相器輸出比較結(jié)果，當反相器輸出比較結(jié)果之 后，第一時鐘信號clkl跳變到高電平，控制第一D觸發(fā)器存儲高位數(shù)據(jù)，并由反相輸出端輸 出高位數(shù)據(jù)1st，同時，第一時鐘信號clkl控制第二雙向開關(guān)S2使得Vref與Vref'相連， 這時，高位數(shù)據(jù)1st就可以通過控制第一雙向開關(guān)Sl來選擇相對應(yīng)的參考電壓（Vrefl或 者Vref3)與Vref'相連，當高位數(shù)據(jù)1st為高電平1時，第一雙向開關(guān)Sl的輸出Vref'與 Vref3相連；當高位數(shù)據(jù)1st為低電平時，第一雙向開關(guān)Sl使得Vref'與Vrefl相連，由此， 本專利所設(shè)計的控制邏輯電路就實現(xiàn)了讀取電路的控制功能。
[0033] 為了減少讀取電路的時鐘輸入端口，本專利采用如圖6所示的時鐘產(chǎn)生模塊，圖 中第三雙向開關(guān)S3、第四雙向開關(guān)S4與圖5所示開關(guān)的結(jié)構(gòu)相同，只需要提供主時鐘信 號CONT即可產(chǎn)生第一時鐘信號clkl與第二時鐘信號clk2,當主時鐘信號CONT為低電平 時，主時鐘信號CONT控制第三雙向開關(guān)S3和第四雙向開關(guān)S4使得第一時鐘信號clkl和 第二時鐘信號clk2與GND相連，這樣當主時鐘信息CONT為低電平時，第一時鐘信號clkl 和第二時鐘信號clk2可以迅速置為低電平，當主時鐘信號CONT為高電平時，控制第三雙 向開關(guān)S3和第四雙向開關(guān)S4使得clkl和clk2分別與clkl'和clk2'相連，第一延時電 路BufferlBufferl的延遲時間小于第二延時電路Buffer2的延遲時間，且第一延時電路 Bufferl和第二延時電路Buffer2的延遲時間設(shè)置必須滿足如下條件：當主時鐘信號CONT 由低電平跳變?yōu)楦唠娖綍r，整個電路開始進行高位數(shù)據(jù)的比較，等高位數(shù)據(jù)的比較結(jié)果 Vout輸出穩(wěn)定后，第一延時電路Bufferl的延遲時間使得clk