帶后臺校準的12位高速流水線模數轉換器的制造方法
【技術領域】
[0001]本發(fā)明涉及一種模數轉換器，具體涉及一種帶后臺校準的12位高速流水線模數轉換器，屬于無線通信技術領域。
【背景技術】
[0002]隨著無線通信技術的不斷革新，無線通信設備對模數轉換器(ADC)的性能提出了更為嚴格的要求。ADC在滿足高速高精度的情況下還必須兼具良好的中頻采樣性能。流水線ADC在速度、精度和功耗方面有著較好的折衷，所以在高速高精度的場合應用廣泛。在射頻應用中，對于射頻采樣的ADC，其對采樣速率的要求已經達到GHz以上，這對于流水線ADC是很難實現的，因此很多情況下采用了帶通采樣結構，可以用帶通采樣定理來恢復輸入信號，即要求ADC具有良好的中頻(IF)采樣性能。
[0003]已經有研究表明，采用無前端采樣保持(S/Η)電路，每級2到3位有效位數的流水線級，是功耗最低的流水線結構。然而無前端采樣保持電路(SHA-1ess)的流水線ADC有一個固有的缺陷，就是MDAC的采樣電路和Sub—ADC的采樣電路之間的采樣時刻偏差。這是由于在SHA-1ess結構的流水線中，MDAC和子ADC的采樣網絡需要同時采樣動態(tài)的輸入信號，因為時鐘產生電路導致的誤差，以及兩個RC采樣網絡的不匹配，兩者的采樣結果會出現一定的偏差，這個偏差可以等效為比較器的失調電壓，但這是一個動態(tài)的失調，它正比于時鐘偏差量和輸入信號的頻率。在高頻應用時，這個誤差將會變得很大，當總的誤差電壓超過冗余校正算法的可矯正電壓范圍的時候，就會導致誤碼。
[0004]為了解決這一問題，我們需要在電路設計和版圖實現中對時鐘延時、開關尺寸和時鐘路徑等進行仔細的設計和匹配，并盡可能的使時鐘的邊沿陡峭。但要實現這些精確匹配是非常困難的，而且實際中考慮到PVTL(工藝，電源電壓，溫度，負載)的變化，ADC仍然只能在一定的條件下達到預先設計的結果，這就大大限制了設計的應用。

【發(fā)明內容】

[0005]為解決現有技術的不足，本發(fā)明的目的在于提供一種帶后臺校準的12位高速流水線模數轉換器，該種流水線模數轉換器不僅具有較低的功耗，而且可以在更小的工藝尺寸下實現高速應用。
[0006]為了實現上述目標，本發(fā)明采用如下的技術方案:
[0007]—種帶后臺校準的12位高速流水線模數轉換器，采用無前端采樣保持電路結構，整個流水線共五級，其中，第一流水線級3.5位、第二流水線級到第四流水線級2.5位、第五流水線級為3位flash ADC,其特征在于，
[0008]在前述流水線中，第一流水線級采用帶溢出位的3.5位MDAC結構，前述MDAC結構由子ADC和MDAC電路組成，其中，子ADC由比較器陣列組成，MDAC電路由采樣保持電路、加法器、子DAC、余差放大器共同構成，MDAC電路和子ADC分別對動態(tài)的輸入信號Vin進行采樣，前述MDAC結構中還集成有采樣時刻偏差校準模塊，前述采樣時刻偏差校準模塊用于實現對MDAC和子ADC兩個采樣網絡采樣時刻偏差的校正；
[0009]前述第一流水線級輸出5位二進制碼，最高位為溢出判斷位，同時采用擺幅縮減技術，輸出擺幅減小一半；
[0010]前述模數轉換器還包括:
[0011]參考電壓產生電路:給每一流水線級提供穩(wěn)定的參考電壓；
[0012]時鐘產生電路:給每一流水線級提供精確的時鐘；
[0013]冗余校正電路:對輸出編碼錯位相加。
[0014]前述的帶后臺校準的12位高速流水線模數轉換器，其特征在于，前述采樣時刻偏差校準模塊包含三個電路單元:溢出檢測單元、數字控制單元、可變延時單元，
[0015]前述溢出檢測單元檢測第一流水線級的輸出結果，將比較結果輸入數字控制單元，數字控制單元產生8位二進制碼，產生的8位二進制碼作為可變延時單元的輸入用來調節(jié)子ADC的采樣信號延時，通過多次迭代，使得子ADC的采樣時刻和MDAC采樣時刻對齊。
[0016]前述的帶后臺校準的12位高速流水線模數轉換器，其特征在于，前述溢出檢測單元由兩個低失調比較器組成，參考電壓分別為VH = +0.4VFS和VL = -0.4VFS，其中VFS是流水線轉換器的滿擺幅電壓。
[0017]前述的帶后臺校準的12位高速流水線模數轉換器，其特征在于，前述數字控制單元的輸入為兩個低失調比較器的比較結果，輸出為8位二進制碼B7B6B5B4B3B2B1Bid,前述二進制碼用來控制調節(jié)可變延時單元。
[0018]前述的帶后臺校準的12位高速流水線模數轉換器，其特征在于，前述可變延時單元包含:一個反相器延時鏈、一個16X16的電容陣列、兩個4位至16位的二進制碼轉溫度計碼的譯碼器，前述譯碼器產生的兩組溫度計碼用來控制電容陣列接入時鐘產生電路的電容負載，其中，
[0019]第一譯碼器的輸入為前述數字控制單元產生的8位二進制碼的高四位B7B6B5B4，輸出為16位二進制碼Y15...Y。，前述輸出的16位二進制碼Y15...Y。用作各行電容是否接入反相器延時鏈的控制信號；
[0020]第二譯碼器的輸入為前述數字控制單元產生的8位二進制碼的低四位B3B2B1Bid,輸出為16位二進制碼X15...X。，前述輸出的16位二進制碼X15...X。用作第一行各單位電容是否接入的控制信號；
[0021]通過選擇接入反相器延時鏈的電容數量，就可以調節(jié)輸出時鐘的相對延時。
[0022]前述的帶后臺校準的12位高速流水線模數轉換器，其特征在于，前述可變延時單元產生的最小單位延時為Λ t。，對應的8位二進制控制碼為00000000，大小由電容陣列的單位電容值決定；產生的最大延時為256 Δ t。，對應的8位二進制控制碼為1111111。
[0023]本發(fā)明的有益之處在于:
[0024](I)因為采用無前端采樣保持電路結構，整個流水線共五級，第一流水線級采用帶溢出位的3.5位MDAC結構并且集成有采樣時刻偏差校準模塊，所以本發(fā)明的模數轉換器具有較低的功耗；
[0025](2)因為通過反復迭代校準，使得子ADC的采樣時刻和MDAC采樣時刻對齊，整個模數轉換器獲得了良好的高頻性能，所以本發(fā)明的模數轉換器可以在更小的工藝尺寸下實現高速應用。
【附圖說明】
[0026]圖1是本發(fā)明的12位高速流水線模數轉換器的整體結構框圖；
[0027]圖2是圖1中的集成有采樣時刻偏差校準模塊的3.5位第一流水線級電路結構框圖；
[0028]圖3是可變延時單元的電路結構圖；
[0029]圖4是實現校準算法的流程框圖。
【具體實施方式】
[0030]以下結合附圖和具體實施例對本發(fā)明作具體的介紹。
[0031]參照圖1，本發(fā)明的帶后臺校準的12位高速流水線模數轉換器，其采用無前端采樣保持電路(SHA-1ess)結構，整個流水線共五級，其中，第一流水線級3.5位、第二流水線級到第四流水線級2.5位、第五流水線級為3位flash ADC0
[0032]此外，本發(fā)明的帶后臺校準的12位高速流水線模數轉換器還包括:參考電壓產生電路、時鐘產生電路和冗余校正電路，其中，參考電壓產生電路用于給每一流水線級提供穩(wěn)定的參考電壓，時鐘產生電路用于給每一流水線級提供精確的時鐘，冗余校正電路用于對輸出編碼錯位相加。
[0033]下面詳細介紹第一流水線級的結構。
[0034]參照圖1，第一流水線級采用帶溢出位的3.5位MDAC結構，該MDAC結構由子ADC和MDAC電路組成，其中，子ADC由比較器陣列組成，MDAC電路由采樣保持電路、加法器、子DAC、余差放大器共同構成，MDAC電路和子ADC分別對動態(tài)的輸入信號Vin進行采樣，子ADC對采樣結果進行4位粗量化，并將量化結果輸入子DAC中，轉換為模擬輸出，與MDAC電路采樣結果做差，再通過余差放大器將差值放大4倍，其輸出作為下一級的輸入信號。
[0035]此外，MDAC結構中還集成有采樣時刻偏差校準模塊，該采樣時刻偏差校準模塊用于實現對MDAC和子ADC兩個采樣網絡采樣時刻偏差的校正。
[0036]在本發(fā)明中，由于第一流水線級采用了溢出位技術，所以第一流水線級輸出5位二進制碼，其中最高位為溢出判斷位。這樣整個五級流水線共輸出17位二進制碼，經過冗余校正電路的錯位相加校正后，得到13位的ADC輸出，其中最高位是溢出判斷位。
[0037]另外，在本發(fā)明中，第一流水線級同時采用擺幅縮減技術，輸出擺幅減小一半，可降低對運放的帶寬要求。
[0038]在理想情況下，第一流水線級的輸出被限制在土 l/4Vref內，Vref為單端輸入擺巾畐。
[0039]下面詳細介紹采樣時刻偏差校準模塊的組成。
[0040]參照圖2，采樣時刻偏差校準模塊包含三個電路單元，分別是:溢出檢測單元、數字控制單元、可變延時單元。
[0041]溢出檢測單元檢測第一流水線級的輸出結果，將比較結果輸入數字控制單元，數字控制單元產生8位二進制碼，產生的8位二進制碼作為可變延時單元的輸入用來調節(jié)子ADC的采樣信號延時，通過多次迭代，使得子ADC的采樣時刻和MDAC采樣時刻對齊，整個模數轉換器可獲得良好的高頻性能。
[0042]溢出檢測單元由兩個低失調比較器組成，其參考電壓分別為VH和VL，當第一流水線級輸出電壓大于VH時稱為上溢，當第一流水線級輸出電壓小于VL時稱為下溢，有溢出時比較器輸出1，沒有溢出時比較器輸出O。在本實施例中，兩個低失調比較器的參考電壓分別為VH = +0.4VFS和VL = -0.4VFS，其中VFS是流水線轉換器的滿擺幅電壓。
[0043]在本實施例中，數字控制單元的輸入為兩個低失調比較器的比較結果，輸出為8位二進制碼B7B6B5B4B3B2B1Bq,該