碳化硅半導(dǎo)體裝置的制造方法
【專利說明】
[00011相關(guān)申請的相互參照
[0002] 本申請基于2013年10月2日提出的日本申請第2013 - 207525號，這里援引其記載 內(nèi)容。
技術(shù)領(lǐng)域
[0003] 本申請涉及具有溝槽柵的碳化硅(以下稱作SiC)半導(dǎo)體裝置。
【背景技術(shù)】
[0004] 近年來，SiC作為能夠得到較高的電場擊穿強度的功率器件的材料而受到關(guān)注。在 SiC半導(dǎo)體裝置中，由于電場擊穿強度較強，所以能夠進行大電流的控制。因此，被期待靈活 運用于混合化用的馬達的控制。
[0005] 在SiC半導(dǎo)體裝置中，為了進一步流動大電流，將溝道密度提高是有效的。因此，在 硅晶體管中，溝槽柵構(gòu)造的MOSFET得以被采用并被實用化。該溝槽柵構(gòu)造是當然還能夠適 用于SiC半導(dǎo)體裝置的構(gòu)造，但在應(yīng)用于SiC的情況下，存在較大的問題。即，SiC由于擊穿電 場強度是硅的10倍，所以SiC半導(dǎo)體裝置以施加硅器件的近10倍的電壓的狀態(tài)被使用。因 此，具有的問題是，在進入到SiC之中的溝槽內(nèi)形成的柵絕緣膜上也施加硅器件的10倍強度 的電場，在溝槽的角部，柵絕緣膜容易擊穿。通過仿真進行計算的結(jié)果是，在對漏極施加 1200V的情況下，在溝槽柵集中了 lOMV/cm的電場。為了承受實際的使用，需要設(shè)置為一半即 5MV/cm以下。
[0006] 作為解決這樣的問題的技術(shù)，在專利文獻1中，提出了在構(gòu)成溝槽柵構(gòu)造的溝槽的 底部形成有P型層的SiC半導(dǎo)體裝置。這樣，通過在構(gòu)成溝槽柵構(gòu)造的溝槽的底部形成p型 層，緩和在溝槽底部中的柵絕緣膜內(nèi)的電場集中，防止柵絕緣膜被擊穿。此外，僅在溝槽的 底部形成P型層的情況下，當浪涌侵入時浪涌穿過溝槽柵構(gòu)造的底部，將柵絕緣膜擊穿。因 此，在相鄰的溝槽之間也形成P型層，抑制當反偏時等電位線進入到溝槽之間，防止柵絕緣 膜被擊穿。
[0007 ]但是，S i C由于是寬帶隙的材料，其內(nèi)部電位較大，在3 V以上。因此，即使將源、漏連 接到0V，在p型層的周圍整個區(qū)域，也自然地擴展出對p型層施加約-3V的程度的耗盡層。因 而，由于從P型層延伸的耗盡層，各P型層之間的電流路徑狹窄，發(fā)生導(dǎo)通電阻上升的問題。
[0008] 現(xiàn)有技術(shù)文獻
[0009] 專利文獻
[0010] 專利文獻1:日本特開2001 - 267570號公報

【發(fā)明內(nèi)容】

[0011]本發(fā)明鑒于上述問題點，目的在于提供能夠防止柵絕緣膜被擊穿并且抑制導(dǎo)通電 阻的上升的碳化硅半導(dǎo)體裝置。
[0012]本發(fā)明的一個實施方式的碳化硅半導(dǎo)體裝置具備反型MOSFET，該反型MOSFET具有 襯底、漂移層、電流分散層、基體區(qū)域、源區(qū)、多條溝槽、柵絕緣膜、柵電極、源電極、漏電極以 及底層。
[0013] 上述襯底由碳化硅構(gòu)成，具有第1或第2導(dǎo)電型。上述漂移層形成在上述襯底之上， 由與上述襯底相比被設(shè)為低雜質(zhì)濃度的第1導(dǎo)電型的碳化硅構(gòu)成。上述電流分散層形成在 上述漂移層之上，并且，由與上述漂移層相比第1導(dǎo)電型雜質(zhì)濃度更高的碳化硅構(gòu)成。上述 基體區(qū)域形成在上述電流分散層之上，由第2導(dǎo)電型的碳化硅構(gòu)成。上述源區(qū)形成在上述基 體區(qū)域的上層部，由與上述漂移層相比更高濃度的第1導(dǎo)電型的碳化硅構(gòu)成。
[0014] 上述多條溝槽從上述源區(qū)的表面形成到比上述基體區(qū)域更深的位置，以一個方向 為長度方向而呈條狀排列。上述柵絕緣膜形成在上述溝槽的內(nèi)壁面。上述柵電極在上述溝 槽內(nèi)形成在上述柵絕緣膜之上。上述源電極電連接于上述源區(qū)以及上述基體區(qū)域。上述漏 電極形成在上述襯底的背面?zhèn)?。上述底層配置得比上述基體區(qū)域靠下方，將包含上述溝槽 的底部的角部在內(nèi)的上述溝槽的底部覆蓋，被設(shè)置為上述電流分散層以上的深度，具有第2 導(dǎo)電型。上述反型M0SFET，通過控制向上述柵電極的施加電壓而在位于上述溝槽的側(cè)面的 上述基體區(qū)域的表面部形成反型的溝道區(qū)域，經(jīng)由上述源區(qū)和上述電流分散層以及上述漂 移層，在上述源電極以及上述漏電極之間流過電流。
[0015] 在上述碳化硅半導(dǎo)體裝置中，以將上述溝槽的底部覆蓋的方式形成上述底層，并 且在上述基體區(qū)域與上述漂移層之間形成上述電流分散層。因此，能夠緩和上述溝槽的底 部中的上述柵絕緣膜內(nèi)的電場集中，防止上述柵絕緣膜被擊穿。此外，在上述基體區(qū)域與上 述底層之間從由上述溝槽與上述電流分散層相接的部分構(gòu)成的電流蓄積層到上述漂移層 之間確保不被耗盡層截斷的電流通路。由此，導(dǎo)通電阻也能夠降低。
【附圖說明】
[0016] 本發(fā)明的上述或其他目的、結(jié)構(gòu)、優(yōu)點通過參照以下附圖的以下詳細說明而更加 明確。
[0017] 圖1是本發(fā)明的第1實施方式的溝槽柵構(gòu)造的MOSFET的剖面圖。
[0018]圖2是表示圖1所示的MOSFET在導(dǎo)通時的耗盡層的擴展方式的剖面圖。
[0019]圖3是表示從圖1所示的MOSFET中去掉η型電流分散層后的構(gòu)造在導(dǎo)通時的耗盡層 的擴展方式的剖面圖。
[0020]圖4(a)~圖4(c)是表示圖1所示的MOSFET的制造工序的剖面圖。
[00211圖5 (a)~圖5 (c)是表示接續(xù)于圖4 (c)的MOSFET的制造工序的剖面圖。
[0022] 圖6(a)以及圖6(b)是表示接續(xù)于圖5(c)的MOSFET的制造工序的剖面圖。
[0023] 圖7是表示η型電流分散層的深度與對柵氧化膜施加的柵電場之間的關(guān)系的曲線 圖。
[0024] 圖8是表示η型電流分散層的深度與導(dǎo)通電阻的關(guān)系的曲線圖。
[0025]圖9是本發(fā)明的第2實施方式的溝槽柵構(gòu)造的MOSFET的剖面圖。
【具體實施方式】
[0026]以下，基于附圖對本發(fā)明的實施方式進行說明。另外，在以下的各實施方式中，對 于彼此相同或等同的部分，附加相同符號來進行說明。
[0027] (第丨實施方式）
[0028] 對本發(fā)明的第1實施方式進行說明。這里，作為SiC半導(dǎo)體裝置中具備的元件，對反 型的溝槽柵構(gòu)造的MOSFET進行說明。
[0029]首先，參照圖1，對本實施方式的溝槽柵構(gòu)造的MOSFET的剖面結(jié)構(gòu)進行說明。該圖 與提取出2個單元的MOSFET的結(jié)構(gòu)相對應(yīng)。該圖中雖然僅記載了 2個單元的MOSFET，但與圖1 所示的MOSFET構(gòu)造相同的MOSFET相鄰地配置有多個列。
[0030] 圖1所示的MOSFET利用由SiC襯底等構(gòu)成的n+型層1形成。n+型層1設(shè)置為，磷等η型 雜質(zhì)濃度例如為5.0 X IO18~1.0 X IO2tVcm3，厚度為100~400μπι，這里將η型雜質(zhì)濃度設(shè)為 I.OX 1019/cm3，將厚度設(shè)為100μπι。在該η+型層1的表面，形成由SiC構(gòu)成的ιΓ型漂移層2,磷等 η型雜質(zhì)濃度例如為7. OX IO15~1.0 X IO1Vcm3，厚度為8~12μπι，這里將η型雜質(zhì)濃度設(shè)為 8.OX IO1Vcm3，將厚度設(shè)為ΙΟμπ^ιΓ型漂移層2的雜質(zhì)濃度可以在深度方向上是固定的，但 也能夠設(shè)置為，對濃度分布帶來傾斜，ιΓ型漂移層2中的η +型層1側(cè)的部分相比于從η+型層1 遠離的一側(cè)而言為高濃度。這樣，能夠降低ιΓ型漂移層2的內(nèi)部電阻，因此能夠降低導(dǎo)通電 阻。
[0031] 在該IT型漂移層2的表層部形成有η型電流分散層3以及P型基體(base)區(qū)域4,進 而，在P型基體區(qū)域4的上層部分形成有n +型源區(qū)5以及P+型接觸層6。
[0032] η型電流分散層3構(gòu)成為，磷等η型雜質(zhì)濃度約為例如5 ·0 X IO16~2 · 5 X 1017/cm3，厚 度約為0.7~1.2μπι，這里將η型雜質(zhì)濃度設(shè)為I .OX IO1Vcm3，將厚度設(shè)為1 .Ομπι。!!型電流分 散層3的雜質(zhì)濃度設(shè)定為這樣的濃度，即，與在SiC的內(nèi)部電位(約3V)下在η型電流分散層3 中延伸的耗盡層的距離的2倍相比，ρ型基體區(qū)域3與ρ型底層10之間的距離更大。具體而言， 由于SiC的內(nèi)部電壓而在η型電流分散層中延伸的耗盡層的距離L如數(shù)學(xué)式1所示。數(shù)學(xué)式1 中，Nd為η型電流分散層3的雜質(zhì)濃度，ε〇為真空的介電常數(shù)（=8.854 X 1(T14F/Cm)，q為元電 荷(elementary charge)( = I ·6 X 10-19C)，Ks為碳化娃的相對介電常數(shù)（=約10)，Ψ(1為碳 化硅的內(nèi)部電位（=約3V)。