碳化硅半導(dǎo)體裝置及其制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及碳化硅半導(dǎo)體裝置及其制造方法，特別涉及溝槽柵型的碳化硅半導(dǎo)體 裝置及其裝置。
【背景技術(shù)】
[0002] 作為功率用開關(guān)元件，廣泛使用M0SFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管）、IGBT(Insulated Gate Bipolar Transistor，絕緣柵雙極型晶體管)這樣的絕緣柵型的半導(dǎo)體裝置。在絕緣柵型的半導(dǎo)體裝 置中，通過對(duì)柵電極施加閾值電壓以上的電壓而形成溝道，能夠設(shè)為導(dǎo)通狀態(tài)。在這樣的絕 緣柵型的半導(dǎo)體裝置中，為了提高溝道寬密度，在半導(dǎo)體層中形成溝槽并將溝槽側(cè)面的阱 區(qū)域用作溝道的溝槽柵型的半導(dǎo)體裝置得到實(shí)用化。由此，能夠縮小單元間距而能夠提高 器件性能。
[0003] 另一方面，作為能夠?qū)崿F(xiàn)高耐壓以及低損耗的下一代的半導(dǎo)體裝置，使用碳化硅 (SiC)的半導(dǎo)體裝置（以下稱為"碳化硅半導(dǎo)體裝置"）受到矚目，關(guān)于溝槽柵型的碳化硅半 導(dǎo)體裝置，也得到了開發(fā)。另外，在以往的溝槽柵型的碳化硅半導(dǎo)體裝置中，以降低導(dǎo)通電 阻為目的，提出了在P型的阱區(qū)域與η型的漂移層之間設(shè)置雜質(zhì)濃度比漂移層高的η型的電 流擴(kuò)散層(參照專利文獻(xiàn)1、2)。通過這樣設(shè)置電流擴(kuò)散層，在電子通過形成于溝槽側(cè)面的阱 區(qū)域的溝道之后，經(jīng)由電流擴(kuò)散層而電流以向橫向較寬地?cái)U(kuò)散的方式流過，能夠降低導(dǎo)通 電阻。
[0004] 專利文獻(xiàn)1:日本特表2001-511315號(hào)公報(bào)
[0005] 專利文獻(xiàn)2:日本特開2012-238887號(hào)公報(bào)

【發(fā)明內(nèi)容】

[0006] 但是，在碳化硅半導(dǎo)體裝置中，通過碳化硅的高的絕緣破壞強(qiáng)度，抑制漂移層中的 絕緣破壞，所以能夠提高耐壓。另一方面，在溝槽柵型的半導(dǎo)體裝置中，在對(duì)漏電極與源電 極之間施加高電壓的截止時(shí)，在溝槽底部、特別是溝槽底部的角部的柵極絕緣膜處，發(fā)生電 場(chǎng)集中。另外，在溝槽柵型的碳化硅半導(dǎo)體裝置中，漂移層中的絕緣破壞被抑制，所以存在 從溝槽底部的柵極絕緣膜產(chǎn)生絕緣膜破壞而耐壓被限制的擔(dān)憂。
[0007] 因此，在溝槽柵型的碳化硅半導(dǎo)體裝置中，考慮通過較淺地形成溝槽來確保與漏 電極的距離，緩和對(duì)溝槽底部的柵極絕緣膜施加的電場(chǎng)。但是，在以降低導(dǎo)通電阻為目的而 設(shè)置電流擴(kuò)散層的情況下，如果在電流擴(kuò)散層內(nèi)形成溝槽底部，則溝槽底部的電場(chǎng)增大，所 以溝槽需要貫通電流擴(kuò)散層而到達(dá)漂移層。因此，如果設(shè)置電流擴(kuò)散層，則形成與電流擴(kuò)散 層的厚度量相應(yīng)的深的溝槽，存在溝槽底部的電場(chǎng)增大而耐壓降低這樣的問題。
[0008] 本發(fā)明是為了解決上述那樣的問題而完成的，其目的在于提供一種能夠降低導(dǎo)通 電阻并且提高耐壓的碳化硅半導(dǎo)體裝置。
[0009] 本發(fā)明的碳化硅半導(dǎo)體裝置具備:第一導(dǎo)電類型的漂移層，由碳化硅半導(dǎo)體構(gòu)成； 第一導(dǎo)電類型的耗盡化抑制層，形成于漂移層的上部，第一導(dǎo)電類型的雜質(zhì)濃度比漂移層 高;第二導(dǎo)電類型的阱區(qū)域，形成于耗盡化抑制層的上部;溝槽，貫通阱區(qū)域和耗盡化抑制 層而到達(dá)漂移層；以及柵極絕緣膜，沿著溝槽的底面以及側(cè)面而形成，耗盡化抑制層的厚度 是0.06ym以上并且是0.31ym以下。
[0010] 根據(jù)本發(fā)明的碳化硅半導(dǎo)體裝置，在漂移層上部形成雜質(zhì)濃度比漂移層高的耗盡 化抑制層，通過將耗盡化抑制層的厚度設(shè)為0.06μπι以上從而抑制從阱區(qū)域起的耗盡層，由 此降低導(dǎo)通電阻，并且通過將耗盡化抑制層的厚度設(shè)為〇.31μπι以下從而能夠使溝槽的深度 變淺來緩和溝槽底部的電場(chǎng)并提高耐壓。
【附圖說明】
[0011] 圖1是示出實(shí)施方式1的碳化硅半導(dǎo)體裝置的單元的剖面圖。
[0012] 圖2是示出實(shí)施方式1的碳化硅半導(dǎo)體裝置的制造方法的剖面圖。
[0013] 圖3是示出實(shí)施方式1的碳化硅半導(dǎo)體裝置的制造方法的剖面圖。
[0014] 圖4是示出實(shí)施方式1的碳化硅半導(dǎo)體裝置的制造方法的剖面圖。
[0015] 圖5是示出實(shí)施方式1的碳化硅半導(dǎo)體裝置的制造方法的剖面圖。
[0016] 圖6是示出ρη結(jié)部處的η型區(qū)域內(nèi)的耗盡層寬度和η型雜質(zhì)濃度的關(guān)系的示圖。
[0017] 圖7是示出ρη結(jié)部處的η型區(qū)域內(nèi)的耗盡層寬度和溫度的關(guān)系的示圖。
[0018] 圖8是示出實(shí)施方式1的碳化硅半導(dǎo)體裝置的溝槽的剖面圖。
[0019] 圖9是示出本發(fā)明的變形例的碳化硅半導(dǎo)體裝置的單元的剖面圖。
[0020]圖10是示出本發(fā)明的變形例的碳化硅半導(dǎo)體裝置的制造方法的剖面圖。
[0021] 圖11是與實(shí)施方式1的半導(dǎo)體裝置的單元圖案有關(guān)的俯視圖。
[0022] 圖12是與實(shí)施方式1的半導(dǎo)體裝置的單元圖案有關(guān)的俯視圖。
[0023] 圖13是示出本發(fā)明的比較例的碳化硅半導(dǎo)體裝置的單元的剖面圖。
[0024] 圖14是示出本發(fā)明的比較例的碳化硅半導(dǎo)體裝置的導(dǎo)通電流密度的分布圖。
[0025] 圖15是示出實(shí)施方式1的碳化硅半導(dǎo)體裝置的導(dǎo)通電流密度的分布圖。
[0026] 圖16是示出實(shí)施方式1和比較例各自的電場(chǎng)強(qiáng)度的示圖。
[0027] 圖17是示出實(shí)施方式2的碳化硅半導(dǎo)體裝置的單元的剖面圖。
[0028] 圖18是示出實(shí)施方式3的碳化硅半導(dǎo)體裝置的單元的剖面圖。
[0029] 圖19是示出實(shí)施方式4的碳化硅半導(dǎo)體裝置的單元的剖面圖。
[0030] (符號(hào)說明）
[0031] 1:基板;2:漂移層;3:源極區(qū)域;4:體接觸區(qū)域;5:體區(qū)域;6:耗盡化抑制層;7:溝 槽;8:層間絕緣膜;9:柵極絕緣膜；10:柵電極；11:源電極；12:漏電極；13:終端區(qū)域；14:保 護(hù)擴(kuò)散層;20:半導(dǎo)體層；100、101、102、103、200:碳化硅半導(dǎo)體裝置。
【具體實(shí)施方式】 [0032]實(shí)施方式1.
[0033]首先，說明本實(shí)施方式的碳化硅半導(dǎo)體裝置的結(jié)構(gòu)。圖1是示出實(shí)施方式1的碳化 硅半導(dǎo)體裝置100的單元的剖面圖。另外，在以下的段落中，"雜質(zhì)濃度"表示各區(qū)域中的雜 質(zhì)的峰值，在各區(qū)域的雜質(zhì)濃度中有濃度分布的情況下，各區(qū)域的"寬度"、"厚度"是指直至 雜質(zhì)濃度成為該區(qū)域中的雜質(zhì)濃度的峰值的一半以上的區(qū)域?yàn)橹沟膶挾?、厚度?br>[0034]在圖1中，碳化娃半導(dǎo)體裝置100由基板1、半導(dǎo)體層20、源電極11、漏電極12構(gòu)成。 半導(dǎo)體層20形成于基板1的表面，源電極11形成于半導(dǎo)體層20上，漏電極12形成于基板1的 背面。另外，在半導(dǎo)體層20的表面形成溝槽7,在溝槽7內(nèi)形成柵極絕緣膜9和柵電極10。另 外，在半導(dǎo)體層20的表面形成源電極11，但在溝槽7上的區(qū)域中，以覆蓋柵電極10的方式形 成層間絕緣膜8。
[0035]基板1是η型的碳化硅半導(dǎo)體基板，在表面形成半導(dǎo)體層20,在背面形成漏電極12。 半導(dǎo)體層20是使碳化硅半導(dǎo)體外延生長(zhǎng)而形成的半導(dǎo)體層，具有源極區(qū)域3、阱接觸區(qū)域4、 阱區(qū)域5、耗盡化抑制層6,其他區(qū)域成為漂移層2。
[0036] 漂移層2是位于基板1的上部的η型半導(dǎo)體層，是η型的雜質(zhì)濃度比基板1低的半導(dǎo) 體層。在漂移層2的上部，形成耗盡化抑制層6。耗盡化抑制層6是η型的半導(dǎo)體層，是η型的雜 質(zhì)濃度比漂移層2高的半導(dǎo)體層。在耗盡化抑制層6的上部形成體區(qū)域5。體區(qū)域5是ρ型的半 導(dǎo)體區(qū)域。在體區(qū)域5的上部形成體接觸區(qū)域4和源極區(qū)域3。體接觸區(qū)域4是ρ型的半導(dǎo)體區(qū) 域，是P型的雜質(zhì)濃度比體區(qū)域5高的區(qū)域。源極區(qū)域3是η型的半導(dǎo)體區(qū)域。
[0037] 溝槽7被形成為從半導(dǎo)體層20的表面、更詳細(xì)而言從源極區(qū)域3的表面貫通體區(qū)域 5以及耗盡化抑制層6而到達(dá)漂移層2,在溝槽7內(nèi)的底面以及側(cè)面形成柵極絕緣膜9,在溝槽 7內(nèi)的柵極絕緣膜9上以埋入的方式形成柵電極10。
[0038] 在半導(dǎo)體層20的表面上，以與源極區(qū)域3和體接觸區(qū)域4相接的方式形成源電極 11。源電極11是Ni、Ti等金屬和半導(dǎo)體層20的硅化物，與源極區(qū)域3以及體接觸區(qū)域4形成歐 姆接觸。在基板1的背面形成漏電極1