本公開涉及顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元、移位寄存器電路及其驅(qū)動方法、顯示面板。

背景技術(shù)：

隨著光學技術(shù)和半導體技術(shù)的發(fā)展，以液晶顯示器(Liquid Crystal Display，LCD)和有機發(fā)光二極管顯示器(Organic Light Emitting Diode，OLED)為代表的平板顯示器具有輕薄、能耗低、反應速度快、色純度佳、以及對比度高等特點，在顯示領(lǐng)域占據(jù)了主導地位。

近些年來顯示裝置呈現(xiàn)出了高集成度以及低成本的發(fā)展趨勢。以陣列基板行驅(qū)動(Gate Driver on Array，GOA)技術(shù)為代表，利用GOA技術(shù)將柵極驅(qū)動電路集成于陣列基板的周邊區(qū)域，從而在實現(xiàn)窄邊框設(shè)計的同時，有效提高顯示裝置的集成度，并降低其制造成本。GOA電路中的每一級移位寄存器單元的輸出端與一對應的柵線相連，用于向該柵線輸出柵極掃描信號，以實現(xiàn)逐行掃描功能。但是，由于移位寄存器單元的開關(guān)元件通常采用薄膜晶體管(Thin Film Transistor，TFT)，而TFT自身存在漏電電流以及寄生電容的特性，因此移位寄存器電路常會出現(xiàn)各種不良，從而導致顯示異常。

示例的，參考圖1和圖2所示的現(xiàn)有技術(shù)的移位寄存器單元及其工作時序圖，當上拉節(jié)點PU為高電平時，第六晶體管T6導通以將下拉節(jié)點PD的電平拉低，當下拉節(jié)點PD為高電平時，第五晶體管T5導通以將上拉節(jié)點PU的電平拉低。而在一幀時間內(nèi)，下拉節(jié)點PD大部分時間保持高電平，上拉節(jié)點PU大部分時間保持低電平。在V Blank(每幀掃描結(jié)束后從最后一行返回第一行的時間)時間內(nèi)，第一時鐘信號CK和第二時鐘信號CKB均為低電平，則下拉節(jié)點PD只能依靠第二電容C2保持高電平，當漏電流較大時，下拉節(jié)點PD的電平便會降低，此時上拉節(jié)點PU的電平便無法被完全拉低。這樣一來，由于第一時鐘信號CK和上拉節(jié)點PU連接同一晶體管的柵極和源極，二者之間的寄生電容較大，因此在下一幀開始時，上拉節(jié)點PU便會耦合第一時鐘信號CK的波形，使得第三晶體管T3異常打開，從而導致顯示異常。

需要說明的是，在上述背景技術(shù)部分公開的信息僅用于加強對本公開的背景的理解，因此可以包括不構(gòu)成對本領(lǐng)域普通技術(shù)人員已知的現(xiàn)有技術(shù)的信息。

技術(shù)實現(xiàn)要素：

本公開的目的在于提供一種移位寄存器單元、移位寄存器電路及其驅(qū)動方法、顯示面板，進而至少在一定程度上克服由于相關(guān)技術(shù)的限制和缺陷而導致的一個或者多個問題。

本公開的其他特性和優(yōu)點將通過下面的詳細描述變得顯然，或部分地通過本公開的實踐而習得。

根據(jù)本公開的一個方面，提供一種移位寄存器單元，包括：

第一輸入模塊，用于在第一輸入信號的控制下將第一電壓信號傳輸至上拉節(jié)點；

上拉模塊，用于在所述上拉節(jié)點的電壓信號的控制下將第一時鐘信號傳輸至信號輸出端；

第一下拉控制模塊，用于在第二時鐘信號的控制下將所述第二時鐘信號傳輸至下拉節(jié)點；

第二下拉控制模塊，用于在所述上拉節(jié)點的電壓信號的控制下將第二電壓信號傳輸至所述下拉節(jié)點；

上拉控制模塊，用于在所述下拉節(jié)點的電壓信號的控制下將所述第二電壓信號傳輸至所述上拉節(jié)點；

下拉模塊，用于在所述下拉節(jié)點的電壓信號的控制下將所述第二電壓信號傳輸至所述信號輸出端；

保持模塊，用于在第二輸入信號的控制下保持所述上拉節(jié)點為低電平和/或保持所述下拉節(jié)點為高電平。

本公開的一種示例性實施例中，所述保持模塊包括第一保持單元和/或第二保持單元；

所述第一保持單元，用于在所述第二輸入信號的控制下將所述第二電壓信號傳輸至所述上拉節(jié)點；

所述第二保持單元，用于在所述第二輸入信號的控制下將所述第二輸入信號傳輸至所述下拉節(jié)點。

本公開的一種示例性實施例中，還包括：

第三下拉控制模塊，用于在所述信號輸出端的電壓信號的控制下將所述第二電壓信號傳輸至所述下拉節(jié)點。

本公開的一種示例性實施例中，還包括：

第二輸入模塊，用于在第三輸入信號的控制下將第三電壓信號傳輸至所述上拉節(jié)點。

本公開的一種示例性實施例中，所述第一輸入模塊包括：

第一開關(guān)元件，其控制端接收所述第一輸入信號，第一端接收所述第一電壓信號，第二端連接所述上拉節(jié)點。

本公開的一種示例性實施例中，所述上拉模塊包括：

第二開關(guān)元件，其控制端連接所述上拉節(jié)點，第一端接收所述第一時鐘信號，第二端連接所述信號輸出端；

第一電容，其第一端連接所述上拉節(jié)點，第二端連接所述信號輸出端。

本公開的一種示例性實施例中，所述第一下拉控制模塊包括：

第三開關(guān)元件，其控制端接收所述第二時鐘信號，第一端接收所述第二時鐘信號，第二端連接所述下拉節(jié)點；

所述第二下拉控制模塊包括：

第四開關(guān)元件，其控制端連接所述上拉節(jié)點，第一端接收所述第二電壓信號，第二端連接所述下拉節(jié)點；

所述第三下拉控制模塊包括：

第五開關(guān)元件，其控制端連接所述信號輸出端，第一端接收所述第二電壓信號，第二端連接所述下拉節(jié)點。

本公開的一種示例性實施例中，所述上拉控制模塊包括：

第六開關(guān)元件，其控制端連接所述下拉節(jié)點，第一端接收所述第二電壓信號，第二端連接所述上拉節(jié)點。

本公開的一種示例性實施例中，所述下拉模塊包括：

第七開關(guān)元件，其控制端連接所述下拉節(jié)點，第一端接收所述第二電壓信號，第二端連接所述信號輸出端；

第二電容，其第一端連接所述下拉節(jié)點，第二端接收所述第二電壓信號。

本公開的一種示例性實施例中，所述第二輸入模塊包括：

第八開關(guān)元件，其控制端接收所述第三輸入信號，第一端接收所述第三電壓信號，第二端連接所述上拉節(jié)點。

本公開的一種示例性實施例中，所述第一保持單元包括：

第九開關(guān)元件，其控制端接收所述第二輸入信號，第一端接收所述第二電壓信號，第二端連接所述上拉節(jié)點；

所述第二保持單元包括：

第十開關(guān)元件，其控制端接收所述第二輸入信號，第一端接收所述第二輸入信號，第二端連接所述下拉節(jié)點。

根據(jù)本公開的一個方面，提供一種移位寄存器電路，包括多個級聯(lián)的上述的移位寄存器單元；

其中，第M級移位寄存器單元的信號輸出端的輸出信號為第M+1級移位寄存器單元的第一輸入信號。

本公開的一種示例性實施例中，所述移位寄存器電路的掃描方式包括正向掃描或者反向掃描；

正向掃描時，第一電壓信號為高電平，第三電壓信號為低電平；

反向掃描時，第一電壓信號為低電平，第三電壓信號為高電平。

根據(jù)本公開的一個方面，提供一種顯示面板，包括顯示區(qū)域和周邊區(qū)域；其中，所述周邊區(qū)域設(shè)置有上述的移位寄存器電路。

根據(jù)本公開的一個方面，提供一種移位寄存器電路的驅(qū)動方法，用于驅(qū)動上述的移位寄存器電路；所述驅(qū)動方法包括：

在每個幀周期最后一級移位寄存器單元的信號輸出端輸出高電平之后，利用第二輸入信號控制上拉節(jié)點保持低電平和/或控制下拉節(jié)點保持高電平。

本公開示例性實施方式所提供的移位寄存器單元、移位寄存器電路及其驅(qū)動方法、顯示面板，在傳統(tǒng)移位寄存器單元結(jié)構(gòu)的基礎(chǔ)上增加了一保持模塊，可在每幀畫面的最后一級移位寄存器單元輸出高電平信號之后的V-blank時間內(nèi)，利用第二輸入信號保持上拉節(jié)點的低電平狀態(tài)和/或保持下拉節(jié)點的高電平狀態(tài)，從而防止掃描信號的異常輸出，避免由此產(chǎn)生的顯示不良。

應當理解的是，以上的一般描述和后文的細節(jié)描述僅是示例性和解釋性的，并不能限制本公開。

附圖說明

此處的附圖被并入說明書中并構(gòu)成本說明書的一部分，示出了符合本公開的實施例，并與說明書一起用于解釋本公開的原理。顯而易見地，下面描述中的附圖僅僅是本公開的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1示意性示出現(xiàn)有技術(shù)中移位寄存器單元的結(jié)構(gòu)示意圖；

圖2示意性示出現(xiàn)有技術(shù)中移位寄存器單元的工作時序圖；

圖3示意性示出本公開示例性實施例中移位寄存器單元的結(jié)構(gòu)示意圖；

圖4示意性示出本公開示例性實施例中移位寄存器單元的工作時序圖；

圖5示意性示出本公開示例性實施例中移位寄存器電路的級聯(lián)結(jié)構(gòu)圖。

附圖標記：

T1-T10 第一至第十晶體管

C1-C2 第一和第二電容

Input1 第一輸入信號

Input2 第二輸入信號

Input3 第三輸入信號

Output 信號輸出端

PU 上拉節(jié)點

PD 下拉節(jié)點

CK 第一時鐘信號

CKB 第二時鐘信號

CN 第一電壓信號

VGL 第二電壓信號

CNB 第三電壓信號

具體實施方式

現(xiàn)在將參考附圖更全面地描述示例實施方式。然而，示例實施方式能夠以多種形式實施，且不應被理解為限于在此闡述的范例；相反，提供這些實施方式使得本公開將更加全面和完整，并將示例實施方式的構(gòu)思全面地傳達給本領(lǐng)域的技術(shù)人員。所描述的特征、結(jié)構(gòu)或特性可以以任何合適的方式結(jié)合在一個或更多實施方式中。

此外，附圖僅為本公開的示意性圖解，并非一定是按比例繪制。圖中相同的附圖標記表示相同或類似的部分，因而將省略對它們的重復描述。附圖中所示的一些方框圖是功能實體，不一定必須與物理或邏輯上獨立的實體相對應?？梢圆捎密浖问絹韺崿F(xiàn)這些功能實體，或在一個或多個硬件模塊或集成電路中實現(xiàn)這些功能實體，或在不同網(wǎng)絡(luò)和/或處理器裝置和/或微控制器裝置中實現(xiàn)這些功能實體。

本示例實施方式提出了一種移位寄存器單元，用于提供柵極掃描信號；如圖3所示，所述移位寄存器單元可以包括：

第一輸入模塊101，用于在第一輸入信號Input1的控制下將第一電壓信號CN傳輸至上拉節(jié)點PU；

上拉模塊20，用于在上拉節(jié)點PU的電壓信號的控制下將第一時鐘信號CK傳輸至信號輸出端Output；

第一下拉控制模塊301，用于在第二時鐘信號CKB的控制下將第二時鐘信號CKB傳輸至下拉節(jié)點PD；

第二下拉控制模塊302，用于在上拉節(jié)點PU的電壓信號的控制下將第二電壓信號VGL傳輸至下拉節(jié)點PD；

第三下拉?？刂茐K303，用于在信號輸出端Output的電壓信號的控制下將第二電壓信號VGL傳輸至下拉節(jié)點PD；

上拉控制模塊40，用于在下拉節(jié)點PD的電壓信號的控制下將第二電壓信號VGL傳輸至上拉節(jié)點PU；

下拉模塊50，用于在下拉節(jié)點PD的電壓信號的控制下將第二電壓信號VGL傳輸至信號輸出端Output；

保持模塊60，用于在第二輸入信號Input2的控制下保持上拉節(jié)點PU為低電平和/或保持下拉節(jié)點PD為高電平。

本公開示例性實施方式所提供的移位寄存器單元，在傳統(tǒng)移位寄存器單元結(jié)構(gòu)的基礎(chǔ)上增加了一保持模塊60，可在每幀畫面的最后一級移位寄存器單元輸出高電平信號之后的V-blank時間內(nèi)，利用第二輸入信號Input2保持上拉節(jié)點PU的低電平狀態(tài)和/或保持下拉節(jié)點PD的高電平狀態(tài)，從而防止掃描信號的異常輸出，避免由此產(chǎn)生的顯示不良。

本示例實施方式中，所述保持模塊60具體可以包括第一保持單元和/或第二保持單元；其中，第一保持單元用于在第二輸入信號Input2的控制下將第二電壓信號VGL傳輸至上拉節(jié)點PU以使其保持低電平；第二保持單元用于在第二輸入信號Input2的控制下將第二輸入信號Input2傳輸至下拉節(jié)點PD以使其保持高電平。

需要說明的是：所述保持模塊60可以只包括第一保持單元，以使上拉節(jié)點PU保持低電平狀態(tài)；或者，所述保持模塊60也可以只包括第二保持單元，以使下拉節(jié)點PD保持高電平狀態(tài)，再通過上拉控制模塊40將第二電壓信號VGL傳輸至上拉節(jié)點PU，使其保持低電平狀態(tài)；當然，所述保持模塊60還可以同時包括第一保持單元和第二保持單元，以對上拉節(jié)點PU和下拉節(jié)點PD同時起到限制作用。由此可知，本示例實施方式設(shè)置所述保持模塊60的目的在于防止掃描信號的異常輸出，只要能夠達到上述效果，所述保持模塊60設(shè)置一個保持單元或者多個保持單元均可，這里不做具體限定。

本示例實施方式中，參考圖3所示，所述移位寄存器單元還可以包括：第二輸入模塊102，用于在第三輸入信號Input3的控制下將第三電壓信號CNB傳輸至上拉節(jié)點PU。

其中，第一電壓信號CN與第三電壓信號CNB互為相反的信號；即，第一電壓信號CN為高電平信號，第三電壓信號CNB則為低電平信號；第一電壓信號CN為低電平信號，第三電壓信號CNB則為高電平信號。

基于此，第一輸入模塊101和第二輸入模塊102的作用均是將輸入信號傳輸至上拉節(jié)點PU，其區(qū)別僅在于輸入信號的差異。這樣一來，通過控制第一電壓信號CN和第三電壓信號CNB的電平狀態(tài)、以及起始信號脈沖，即可達到控制掃描順序的效果。具體而言，若第一電壓信號CN為高電平，第三電壓信號CNB為低電平，則掃描順序為正掃；反之，若第一電壓信號CN為低電平，第三電壓信號CNB為高電平，則掃描順序為反掃。在此基礎(chǔ)上，一旦確定了掃描順序，第一輸入模塊101和第二輸入模塊102中的一個可以作為觸發(fā)模塊，另一個可以作為復位模塊。

下面結(jié)合圖3和圖4對本示例實施方式中的移位寄存器單元進行詳細的說明。

第一輸入模塊101可以包括：第一開關(guān)元件，其控制端接收第一輸入信號Input1，第一端接收第一電壓信號CN，第二端連接上拉節(jié)點PU。

第二輸入模塊102可以包括：第八開關(guān)元件，其控制端接收第三輸入信號Input3，第一端接收第三電壓信號CNB，第二端連接上拉節(jié)點PU。

上拉模塊20可以包括：第二開關(guān)元件，其控制端連接上拉節(jié)點PU，第一端接收第一時鐘信號CK，第二端連接信號輸出端Output；以及第一電容C1，其第一端連接上拉節(jié)點PU，第二端連接信號輸出端Output。

第一下拉控制模塊301可以包括：第三開關(guān)元件，其控制端接收第二時鐘信號CKB，第一端接收第二時鐘信號CKB，第二端連接下拉節(jié)點PD。

第二下拉控制模塊302可以包括：第四開關(guān)元件，其控制端連接上拉節(jié)點PU，第一端接收第二電壓信號VGL，第二端連接下拉節(jié)點PD。

第三下拉控制模塊303可以包括：第五開關(guān)元件，其控制端連接信號輸出端Output，第一端接收第二電壓信號VGL，第二端連接下拉節(jié)點PD。

上拉控制模塊40可以包括：第六開關(guān)元件，其控制端連接下拉節(jié)點PD，第一端接收第二電壓信號VGL，第二端連接上拉節(jié)點PU。

下拉模塊50可以包括：第七開關(guān)元件，其控制端連接下拉節(jié)點PD，第一端接收第二電壓信號VGL，第二端連接信號輸出端Output；以及第二電容C2，其第一端連接下拉節(jié)點PD，第二端接收第二電壓信號VGL。

保持模塊60可以包括：第一保持單元和/或第二保持單元。其中，第一保持單元可以包括：第九開關(guān)元件，其控制端接收第二輸入信號Input2，第一端接收第二電壓信號VGL，第二端連接上拉節(jié)點PD；第二保持單元可以包括：第十開關(guān)元件，其控制端接收第二輸入信號Input2，第一端接收第二輸入信號Input2，第二端連接下拉節(jié)點PD。

在本示例實施方式中，所有開關(guān)元件可以采用MOS管(Metal Oxide Semiconductor，金屬-氧化物-半導體場效應晶體)，其具體可以均采用P型MOS管或者均采用N型MOS管。需要說明的是：針對不同的晶體管類型，各個信號端的電平信號需要相應的調(diào)整變化。

下面以所有開關(guān)元件均為NMOS為例，結(jié)合圖4所示的工作時序圖對本實施例中的移位寄存器單元的工作原理進行具體的說明。其中，第一電壓信號CN為高電平信號，第二電壓信號VGL為直流低電平信號，第三電壓信號CNB為低電平信號。

所述移位寄存器電路的工作過程可以包括以下階段：

第一階段t1：第一輸入信號Input1為高電平，第一晶體管T1導通以將第一電壓信號CN傳輸至上拉節(jié)點PU并對第一電容C1充電，則上拉節(jié)點PU為高電平；在上拉節(jié)點PU的高電平作用下，第四晶體管T4導通以利用第二電壓信號VGL拉低下拉節(jié)點PD的電平，則第六晶體管T6和第七晶體管T7關(guān)閉；第一時鐘信號CK為高電平，在上拉節(jié)點PU的高電平作用下，第二晶體管T2導通以將第一時鐘信號CK傳輸至信號輸出端Output，此時輸出高電平信號；在信號輸出端Output的高電平作用下，第五晶體管T5導通以利用第二電壓信號VGL拉低下拉節(jié)點PD的電平。

第二階段t2：第一輸入信號Input1為低電平，第一晶體管T1關(guān)閉，此時第一電容C1放電保持上拉節(jié)點PU為高電平；第二時鐘信號CKB為高電平，第三晶體管T3導通以將第二時鐘信號CKB傳輸至下拉節(jié)點PD并對第二電容C2充電，則下拉節(jié)點PD為高電平；在下拉節(jié)點PD的高電平作用下，第六晶體管T6導通以利用第二電壓信號VGL拉低上拉節(jié)點PU的電平，則第二晶體管T2和第四晶體管T4關(guān)閉；同時第七晶體管T7導通，利用第二電壓信號VGL拉低信號輸出端Output的電平。

第三階段t3：第一輸入信號Input1為低電平，第一晶體管T1關(guān)閉；第二電容C2放電保持下拉節(jié)點PD為高電平，第六晶體管T6導通以繼續(xù)拉低上拉節(jié)點PU的電平，第二晶體管T2和第四晶體管T4關(guān)閉，同時第七晶體管T7導通以繼續(xù)拉低信號輸出端Output的電平，第五晶體管T5關(guān)閉。

第四階段t4：第一輸入信號Input1為低電平，第一晶體管T1關(guān)閉；第二時鐘信號CKB為高電平，第三晶體管T3導通以將第二時鐘信號CKB傳輸至下拉節(jié)點PD并對第二電容C2充電，則下拉節(jié)點PD為高電平；在下拉節(jié)點PD的高電平作用下，第六晶體管T6導通以利用第二電壓信號VGL拉低上拉節(jié)點PU的電平，則第二晶體管T2和第四晶體管T4關(guān)閉；同時第七晶體管T7導通，利用第二電壓信號VGL拉低信號輸出端Output的電平。

……

第n階段tn：第一輸入信號Input1為低電平，第一時鐘信號CK和第二時鐘信號CKB均為低電平，即處于V Blank(每幀掃描結(jié)束后從最后一行返回第一行的時間)時間段；此時，第二輸入信號Input2為高電平，第九晶體管T9和第十晶體管T10導通，第二電壓信號VGL通過第九晶體管T9傳輸至上拉節(jié)點PU以使其保持低電平狀態(tài)，第二輸入信號Input2通過第十晶體管T10傳輸至下拉節(jié)點PD以使其保持高電平狀態(tài)。

需要說明的是：在上述第四階段t4至第n階段tn之間，各級移位寄存器單元根據(jù)實際情況重復上述第三階段t3和第四階段t4，直至最后一級移位寄存器單元的信號輸出端Output輸出高電平信號。

基于上述過程可知，在每幀畫面的最后一級移位寄存器單元輸出高電平信號之后的V-blank時間內(nèi)，保持模塊60即開始工作，其利用第二輸入信號Input2保持上拉節(jié)點PU的低電平狀態(tài)以及保持下拉節(jié)點PD的高電平狀態(tài)，從而防止第二晶體管T2異常開啟而導致掃描信號的異常輸出。

本示例實施方式還提出了一種移位寄存器電路，用作柵極驅(qū)動電路；如圖5所示，所述移位寄存器電路可以包括多個級聯(lián)的上述移位寄存器單元；其中，第M級移位寄存器單元的信號輸出端Output的輸出信號為第M+1級移位寄存器單元的第一輸入信號Input1。

在此基礎(chǔ)上，所述移位寄存器電路的掃描方式可以包括正向掃描或者反向掃描。

當采用正向掃描時，第一電壓信號CN可以為高電平，第三電壓信號CNB可以為低電平，此時第一級移位寄存器單元的第一輸入信號Input1為起始信號。

當采用反向掃描時，第一電壓信號CN可以為低電平，第三電壓信號CNB可以為高電平，此時最后一級移位寄存器單元的第三輸入信號Input3為起始信號。

需要說明的是：所述移位寄存器電路中的各模塊單元的具體細節(jié)已經(jīng)在對應的移位寄存器單元中進行了詳細的描述，這里不再贅述。

本示例實施方式還提出了一種顯示面板，包括顯示區(qū)域和周邊區(qū)域，且在周邊區(qū)域設(shè)置有上述的移位寄存器電路。

基于此可知，本實施例利用GOA技術(shù)將移位寄存器電路集成于顯示面板的周邊，從而實現(xiàn)窄邊框面板的設(shè)計，同時還可降低顯示面板的制造成本。

其中，所述顯示面板具體可以為LCD顯示面板、OLED顯示面板、PLED(Polymer Light-Emitting Diode，高分子發(fā)光二極管)顯示面板、PDP(Plasma Display Panel，等離子顯示面板)等，這里對于顯示面板的適用不做具體的限制。

本示例實施方式還提供一種顯示裝置，包括上述的顯示面板。其中，所述顯示裝置例如可以包括手機、平板電腦、電視機、筆記本電腦、數(shù)碼相框、導航儀等任何具有顯示功能的產(chǎn)品或部件。

應當注意，盡管在上文詳細描述中提及了用于動作執(zhí)行的設(shè)備的若干模塊或者單元，但是這種劃分并非強制性的。實際上，根據(jù)本公開的實施方式，上文描述的兩個或更多模塊或者單元的特征和功能可以在一個模塊或者單元中具體化。反之，上文描述的一個模塊或者單元的特征和功能可以進一步劃分為由多個模塊或者單元來具體化。

此外，盡管在附圖中以特定順序描述了本公開中方法的各個步驟，但是，這并非要求或者暗示必須按照該特定順序來執(zhí)行這些步驟，或是必須執(zhí)行全部所示的步驟才能實現(xiàn)期望的結(jié)果。附加的或備選的，可以省略某些步驟，將多個步驟合并為一個步驟執(zhí)行，以及/或者將一個步驟分解為多個步驟執(zhí)行等。

通過以上的實施方式的描述，本領(lǐng)域的技術(shù)人員易于理解，這里描述的示例實施方式可以通過軟件實現(xiàn)，也可以通過軟件結(jié)合必要的硬件的方式來實現(xiàn)。因此，根據(jù)本公開實施方式的技術(shù)方案可以以軟件產(chǎn)品的形式體現(xiàn)出來，該軟件產(chǎn)品可以存儲在一個非易失性存儲介質(zhì)(可以是CD-ROM，U盤，移動硬盤等)中或網(wǎng)絡(luò)上，包括若干指令以使得一臺計算設(shè)備(可以是個人計算機、服務(wù)器、移動終端、或者網(wǎng)絡(luò)設(shè)備等)執(zhí)行根據(jù)本公開實施方式的方法。

本領(lǐng)域技術(shù)人員在考慮說明書及實踐這里公開的發(fā)明后，將容易想到本公開的其它實施方案。本申請旨在涵蓋本公開的任何變型、用途或者適應性變化，這些變型、用途或者適應性變化遵循本公開的一般性原理并包括本公開未公開的本技術(shù)領(lǐng)域中的公知常識或慣用技術(shù)手段。說明書和實施例僅被視為示例性的，本公開的真正范圍和精神由所附的權(quán)利要求指出。