本發(fā)明涉及半導(dǎo)體制作領(lǐng)域，尤其涉及一種SRAM存儲單元、形成SRAM存儲單元的電路及形成方法。

背景技術(shù)：
靜態(tài)隨機(jī)存儲器(StaticRandomAccessMemory，SRAM)作為存儲器中的一員，具有高速度、低功耗與標(biāo)準(zhǔn)工藝相兼容等優(yōu)點(diǎn)，廣泛應(yīng)用于PC、個人通信、消費(fèi)電子產(chǎn)品(智能卡、數(shù)碼相機(jī)、多媒體播放器)等領(lǐng)域。圖1為現(xiàn)有6T結(jié)構(gòu)的SRAM存儲器的存儲單元的電路結(jié)構(gòu)示意圖，所述存儲單元包括：第一PMOS晶體管P1、第二PMOS晶體管P2、第一NMOS晶體管N1、第二NMOS晶體管N2、第三NMOS晶體管N3以及第四NMOS晶體管N4。所述第一PMOS晶體管P1、第二PMOS晶體管P2、第一NMOS晶體管N1、第二NMOS晶體管N2形成雙穩(wěn)態(tài)電路，所述雙穩(wěn)態(tài)電路形成一個鎖存器用于鎖存數(shù)據(jù)信息。所述第一PMOS晶體管P1和第二PMOS晶體管P2為上拉晶體管；所述第一NMOS晶體管N1和第二NMOS晶體管N2為下拉晶體管。第三NMOS晶體管N3和第四NMOS晶體管N4為傳輸晶體管。第一PMOS晶體管P1的柵極、第一NMOS晶體管N1的柵極、第二PMOS晶體管P2的漏極、第二NMOS晶體管N2的漏極、第四NMOS晶體管N4的源極電連接，形成第一存儲節(jié)點(diǎn)11；第二PMOS晶體管P2的柵極、第二NMOS晶體管N2的柵極、第一PMOS晶體管P1的漏極、第一NMOS晶體管N1的漏極、第三NMOS晶體管N3的源極電連接，形成第二存儲節(jié)點(diǎn)12。第三NMOS晶體管N3和第四NMOS晶體管N4的柵極與字線WL電連接；第三NMOS晶體管N3的漏極與第一位線BL電連接，第四NMOS晶體管N4的漏極與第二位線(互補(bǔ)位線)BLB電連接；第一PMOS晶體管P1的源極和第二PMOS晶體管P2的源極與電源線Vdd電連接；第一NMOS晶體管N1的源極和第二NMOS晶體管N2的源極與地線Vss電連接。所述6T結(jié)構(gòu)的SRAM存儲器的存儲單元的工作原理是：讀操作時，字線WL施加高電平，第三NMOS晶體管N3和第四NMOS晶體管N4導(dǎo)通，第一位線BL和第二位線BLB施加高電平，由于第一存儲節(jié)點(diǎn)11和第二存儲節(jié)點(diǎn)12其中一個為低電平，電流從第一位線BL、第二位線BLB流向低電平的第一存儲節(jié)點(diǎn)11或第二存儲節(jié)點(diǎn)12，所述第一位線BL或第二位線BLB的電位降低，第一位線BL和第二位線BLB間電位產(chǎn)生電壓差，當(dāng)電壓差達(dá)到一定值后打開靈敏度放大器(未圖示)，對電壓進(jìn)行放大，再送到輸出電路(未圖示)，讀出數(shù)據(jù)；寫操作時，字線WL施加高電平，第三NMOS晶體管N3和第四NMOS晶體管N4導(dǎo)通，第一位線BL和第二位線BLB對應(yīng)的一個施加高電平，一個施加低電平，由于第一存儲節(jié)點(diǎn)11和第二存儲節(jié)點(diǎn)12其中一個為高電平，另一個為低電平，當(dāng)寫操作的數(shù)據(jù)信息與原來存儲的數(shù)據(jù)信息不同時，電流從高電平的第一存儲節(jié)點(diǎn)11或第二存儲節(jié)點(diǎn)12流向低電平的第一位線BL或第二位線BLB，使得高電平的第一存儲節(jié)點(diǎn)11或第二存儲節(jié)點(diǎn)12的電位降低，另一個低電平的第二存儲節(jié)點(diǎn)12或第一存儲節(jié)點(diǎn)11的電位提高，SRAM存儲器單元存儲新的數(shù)據(jù)。但隨著CMOS工藝的工藝節(jié)點(diǎn)減小，工作電壓降低，隨機(jī)摻雜導(dǎo)致閾值電壓變化增大，給SRAM的讀取穩(wěn)定性帶來挑戰(zhàn)。為了能使SRAM存儲器能穩(wěn)定地工作，需要提高SRAM存儲器的讀取裕度和寫入裕度，因此如何提高SRAM存儲器的讀取裕度和寫入裕度就成為本領(lǐng)域技術(shù)人員亟待解決的問題之一。更多關(guān)于SRAM存儲器的介紹請參考公開號為US2007/0241411A1的美國專利。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明解決的問題是提供一種高讀取裕度的SRAM存儲單元、形成SRAM存儲單元的電路及形成方法。為解決上述問題，本發(fā)明技術(shù)方案提供了一種SRAM存儲單元，包括：第一PMOS晶體管、第二PMOS晶體管、第一NMOS晶體管、第二NMOS晶體管、第一傳輸晶體管以及第二傳輸晶體管；第一PMOS晶體管的柵極、第一NMOS晶體管的柵極、第二PMOS晶體管的漏極、第二NMOS晶體管的漏極、第二傳輸晶體管的源極電連接，形成第二存儲節(jié)點(diǎn)；第二PMOS晶體管的柵極、第二NMOS晶體管的柵極、第一PMOS晶體管的漏極、第一NMOS晶體管的漏極、第一傳輸晶體管的源極電連接，形成第一存儲節(jié)點(diǎn)；第一傳輸晶體管和第二傳輸晶體管的柵極與字線電連接；第一傳輸晶體管的漏極與第一位線電連接，第二傳輸晶體管的漏極與第二位線電連接；第一PMOS晶體管的源極和第二PMOS晶體管的源極與第一電壓端電連接；第一NMOS晶體管的源極和第二NMOS晶體管的源極與第二電壓端電連接；其中，所述第一傳輸晶體管和第二傳輸晶體管靠近源極的柵介質(zhì)層具有缺陷，所述缺陷通過熱載流子注入形成?？蛇x的，所述第一傳輸晶體管和第二傳輸晶體管為NMOS晶體管。可選的，所述第一傳輸晶體管和第二傳輸晶體管為PMOS晶體管。可選的，所述第一PMOS晶體管和第二PMOS晶體管的結(jié)構(gòu)相同，所述第一NMOS晶體管和第二NMOS晶體管的結(jié)構(gòu)相同，所述第一傳輸晶體管和第二傳輸晶體管的結(jié)構(gòu)相同。本發(fā)明技術(shù)方案還提供了一種形成SRAM存儲單元的電路，包括：第一電可編程熔絲、第二電可編程熔絲、第一PMOS晶體管、第二PMOS晶體管、第一NMOS晶體管、第二NMOS晶體管、第一傳輸晶體管以及第二傳輸晶體管；第一PMOS晶體管的柵極、第一NMOS晶體管的柵極、第二PMOS晶體管的漏極、第二NMOS晶體管的漏極、第二傳輸晶體管的源極電連接，形成第二存儲節(jié)點(diǎn)；第二PMOS晶體管的柵極、第二NMOS晶體管的柵極、第一PMOS晶體管的漏極、第一NMOS晶體管的漏極、第一傳輸晶體管的源極電連接，形成第一存儲節(jié)點(diǎn)；第一傳輸晶體管和第二傳輸晶體管的柵極與字線電連接；第一傳輸晶體管的漏極與第一位線電連接，第二傳輸晶體管的漏極與第二位線電連接；第一PMOS晶體管的源極和第二PMOS晶體管的源極與第一電壓端電連接；第一NMOS晶體管的源極和第二NMOS晶體管的源極與第二電壓端電連接；所述第一電可編程熔絲的一端與第一存儲節(jié)點(diǎn)電連接，所述第一電可編程熔絲的另一端與第三電壓端電連接；所述第二電可編程熔絲的一端與第二存儲節(jié)點(diǎn)電連接，所述第二電可編程熔絲的另一端與第三電壓端電連接?？蛇x的，所述電可編程熔絲的結(jié)構(gòu)包括：半導(dǎo)體襯底，位于半導(dǎo)體襯底表面的絕緣層，位于所述絕緣層表面的多晶硅層，位于所述多晶硅層表面的金屬硅化物層，位于所述金屬硅化物層一端的第一金屬互連結(jié)構(gòu)和位于所述金屬硅化物層另一端的第二金屬互連結(jié)構(gòu)，其中，所述多晶硅層和金屬硅化物層的俯視形狀為杠鈴狀?？蛇x的，所述第一PMOS晶體管和第二PMOS晶體管的結(jié)構(gòu)相同，所述第一NMOS晶體管和第二NMOS晶體管的結(jié)構(gòu)相同，第一傳輸晶體管和第二傳輸晶體管的結(jié)構(gòu)相同，第一電可編程熔絲和第二電可編程熔絲的結(jié)構(gòu)相同?？蛇x的，所述第一傳輸晶體管和第二傳輸晶體管為NMOS晶體管?？蛇x的，所述第一傳輸晶體管和第二傳輸晶體管為PMOS晶體管。本發(fā)明技術(shù)方案還提供了一種利用所述形成SRAM存儲單元的電路的SRAM存儲單元形成方法，包括：在所述字線施加第一電壓，使得所述第一傳輸晶體管和第二傳輸晶體管導(dǎo)通，將所述第一位線和第二位線接地，在所述第一電壓端、第二電壓端、第三電壓端施加第二電壓，使得第一傳輸晶體管和第二傳輸晶體管靠近源極的柵介質(zhì)層受到熱載流子注入產(chǎn)生缺陷；當(dāng)?shù)谝粋鬏斁w管和第二傳輸晶體管靠近源極的柵介質(zhì)層受到熱載流子注入產(chǎn)生缺陷后，在所述字線施加第三電壓，使得第一傳輸晶體管和第二傳輸晶體管導(dǎo)通，將所述第一位線和第二位線接地，在所述第三電壓端施加編程脈沖，使得第一電可編程熔絲和第二電可編程熔絲變成高阻態(tài)或發(fā)生斷路?？蛇x的，所述編程脈沖的電壓大于電可編程熔絲的臨界斷路電壓。可選的，所述編程脈沖的電壓值為3.3V，所述編程脈沖的持續(xù)時間為1微秒～5微秒?？蛇x的，所述第一電壓大于等于所述第一傳輸晶體管和第二傳輸晶體管的閾值電壓?？蛇x的，所述第一電壓為兩倍的工作電壓?？蛇x的，所述第二電壓大于零電壓，小于電可編程熔絲的臨界斷路電壓。可選的，所述第二電壓為兩倍的工作電壓?？蛇x的，所述第二電壓施加的時間范圍為1秒～120秒?？蛇x的，所述第三電壓為工作電壓。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)：本發(fā)明實(shí)施例的SRAM存儲單元包括：第一PMOS晶體管、第二PMOS晶體管、第一NMOS晶體管、第二NMOS晶體管形成雙穩(wěn)態(tài)電路；第一傳輸晶體管和第二傳輸晶體管為傳輸晶體管將雙穩(wěn)態(tài)電路與第一位線、第二位線相連，且所述第一傳輸晶體管和第二傳輸晶體管靠近源極的柵介質(zhì)層具有缺陷，所述缺陷通過熱載流子注入形成，使得在讀操作時，第一傳輸晶體管和第二傳輸晶體管的飽和源漏電流值變小，提高了SRAM存儲器的讀取裕度，且在寫操作時，第一傳輸晶體管和第二傳輸晶體管的飽和源漏電流值基本保持不變，不會影響SRAM存儲器的寫入裕度。進(jìn)一步的，本發(fā)明實(shí)施例的形成SRAM存儲單元的電路，所述第一電可編程熔絲的一端與第一傳輸晶體管的源極電連接，所述第二電可編程熔絲的另一端與第三電壓端電連接；所述第二電可編程熔絲的一端與第二晶體管的源極電連接，所述第二電可編程熔絲的另一端與第三電壓端電連接。利用所述第一電可編程熔絲和第二電可編程熔絲，第三電壓端施加的電壓可以使得所述第一傳輸晶體管和第二傳輸晶體管靠近源極的柵介質(zhì)層受到熱載流子注入產(chǎn)生缺陷。附圖說明圖1是現(xiàn)有技術(shù)的SRAM存儲器的存儲單元的電路結(jié)構(gòu)示意圖；圖2是本發(fā)明實(shí)施例的一種形成SRAM存儲單元的電路的結(jié)構(gòu)示意圖；圖3是本發(fā)明實(shí)施例的另一種形成SRAM存儲單元的電路的結(jié)構(gòu)示意圖；圖4至圖5是本發(fā)明實(shí)施例的電可編程熔絲的結(jié)構(gòu)示意圖；圖6是本發(fā)明實(shí)施例的SRAM存儲單元形成方法的流程示意圖；圖7是本發(fā)明實(shí)施例的一種SRAM存儲單元的結(jié)構(gòu)示意圖；圖8是本發(fā)明實(shí)施例中經(jīng)過熱載流子注入后的傳輸NMOS晶體管的飽和源漏電流與現(xiàn)有技術(shù)的傳輸NMOS晶體管的飽和源漏電流的對比示意圖。具體實(shí)施方式SRAM存儲器的讀寫穩(wěn)定性主要通過讀取裕度和寫入裕度這兩個參數(shù)來衡量，讀取裕度是讀操作時SRAM存儲器在不改變存儲狀態(tài)的前提下能夠耐受的最大噪聲電壓，寫入裕度為寫操作時SRAM存儲器在不改變存儲狀態(tài)的前提下能夠耐受的最大噪聲電壓。一般來說，讀取裕度和寫入裕度越高，SRAM存儲器的讀寫穩(wěn)定性越好。其中，讀取裕度與下拉NMOS晶體管的飽和源漏電流值與傳輸NMOS晶體管的飽和源漏電流值之間的比值相關(guān)；寫入裕度與傳輸NMOS晶體管的飽和源漏電流值與上拉PMOS晶體管的飽和源漏電流值之間的比值相關(guān)。而為了提高讀取裕度，當(dāng)所述上拉PMOS晶體管和下拉NMOS晶體管的結(jié)構(gòu)不發(fā)生變化時，需要降低傳輸NMOS晶體管從漏極到源極的飽和源漏電流值。在現(xiàn)有技術(shù)中，由于所述傳輸NMOS晶體管(第三NMOS晶體管N3和第四NMOS晶體管N4)的源極和漏極是對稱的，因此，傳輸NMOS晶體管從源極到漏極的飽和源漏電流值與從漏極到源極的飽和源漏電流值是一致的，因此利用傳輸NMOS晶體管來提高寫入裕度和讀取裕度是矛盾的，當(dāng)提高傳輸NMOS晶體管的讀取裕度時必然會降低寫入裕度，反之亦然。為此，發(fā)明人經(jīng)過研究，提出了一種SRAM存儲單元，所述SRAM存儲單元包括：兩個PMOS晶體管和四個NMOS晶體管；第一PMOS晶體管、第二PMOS晶體管、第一NMOS晶體管、第二NMOS晶體管形成雙穩(wěn)態(tài)電路；第三NMOS晶體管和第四NMOS晶體管的柵極與字線電連接；第三NMOS晶體管的漏極與第一位線電連接，第四NMOS晶體管的漏極與第二位線電連接；第一PMOS晶體管的源極和第二PMOS晶體管的源極與第一電壓端電連接；第一NMOS晶體管的源極和第二NMOS晶體管的源極與第二電壓端電連接；其中，所述第三NMOS晶體管和第四NMOS晶體管靠近源極的柵介質(zhì)層具有缺陷，所述缺陷通過熱載流子注入形成。由于所述第三NMOS晶體管和第四NMOS晶體管靠近源極的柵介質(zhì)層具有缺陷，當(dāng)所述第三NMOS晶體管和第四NMOS晶體管的漏極施加有高電位，源極施加有低電位，所述具有缺陷的柵介質(zhì)層對應(yīng)于第三NMOS晶體管和第四NMOS晶體管的溝道區(qū)中的反型區(qū)，而缺陷使得閾值電壓升高，從漏極到源極的飽和源漏電流會減小，但當(dāng)所述第三NMOS晶體管和第四NMOS晶體管的源極施加有高電位，漏極施加有低電位，所述具有缺陷的柵介質(zhì)層只有部分對應(yīng)或不對應(yīng)第三NMOS晶體管和第四NMOS晶體管的溝道區(qū)中的反型區(qū)，所述缺陷對閾值電壓的影響有限，從源極到漏極的飽和源漏電流基本不發(fā)生變化。在讀操作時，由于通過第三NMOS晶體管和第四NMOS晶體管的電流的方向?yàn)閺穆O到源極，第三NMOS晶體管和第四NMOS晶體管的飽和源漏電流值變小，提高了SRAM的讀取裕度，且在寫操作時，由于通過第三NMOS晶體管和第四NMOS晶體管的電流的方向?yàn)閺脑礃O到漏極，第三NMOS晶體管和第四NMOS晶體管的飽和源漏電流值基本保持不變，不會影響SRAM的寫入裕度，且通過適當(dāng)提高未形成有缺陷的第三NMOS晶體管和第四NMOS晶體管的飽和源漏電流，既能提高了SRAM存儲器的讀取裕度，又能提高SRAM存儲器的寫入裕度。為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施方式做詳細(xì)的說明。本發(fā)明實(shí)施例首先提供了一種形成SRAM存儲單元的電路，請參考圖2，為本發(fā)明實(shí)施例的形成SRAM存儲單元的電路的結(jié)構(gòu)示意圖，具體包括：第一電可編程熔絲131、第二電可編程熔絲132、第一PMOS晶體管111、第二PMOS晶體管112、第一NMOS晶體管121、第二NMOS晶體管122、第三NMOS晶體管123以及第四NMOS晶體管124；第一PMOS晶體管111的柵極、第一NMOS晶體管121的柵極、第二PMOS晶體管112的漏極、第二NMOS晶體管122的漏極、第四NMOS晶體管124的源極電連接，形成第二存儲節(jié)點(diǎn)142；第二PMOS晶體管112的柵極、第二NMOS晶體管122的柵極、第一PMOS晶體管111的漏極、第一NMOS晶體管121的漏極、第三NMOS晶體管123的源極電連接，形成第一存儲節(jié)點(diǎn)141，所述第一PMOS晶體管111、第二PMOS晶體管112、第一NMOS晶體管121、第二NMOS晶體管122形成雙穩(wěn)態(tài)電路，所述第一PMOS晶體管111、第二PMOS晶體管112為上拉晶體管，所述第一NMOS晶體管121、第二NMOS晶體管122為下拉晶體管；所述第三NMOS晶體管123作為第一傳輸晶體管，所述第四NMOS晶體管124作為第二傳輸晶體管，將第一位線BL、第二位線BLB與雙穩(wěn)態(tài)電路相連接；所述第三NMOS晶體管123和第四NMOS晶體管124的柵極與字線WL電連接，第三NMOS晶體管123的漏極與第一位線BL電連接，第四NMOS晶體管124的漏極與第二位線(互補(bǔ)位線)BLB電連接；第一PMOS晶體管111的源極和第二PMOS晶體管112的源極與第一電壓端151電連接；第一NMOS晶體管121的源極和第二NMOS晶體管122的源極與第二電壓端152電連接；所述第一電可編程熔絲131的一端與第一存儲節(jié)點(diǎn)141電連接，所述第一電可編程熔絲131的另一端與第三電壓端153電連接；所述第二電可編程熔絲132的一端與第二存儲節(jié)點(diǎn)142電連接，所述第二電可編程熔絲132的另一端與第三電壓端153電連接。具體的，所述第一PMOS晶體管111、第二PMOS晶體管112的器件結(jié)構(gòu)相同，所述第一NMOS晶體管121、第二NMOS晶體管122的器件結(jié)構(gòu)相同，所述第三NMOS晶體管123和第四NMOS晶體管124的器件結(jié)構(gòu)相同，所述第一電可編程熔絲131和第二電可編程熔絲132的器件結(jié)構(gòu)相同。所述第三NMOS晶體管123和第四NMOS晶體管124的源極和漏極是對稱的，所述第三NMOS晶體管123和第四NMOS晶體管124的形成工藝與現(xiàn)有技術(shù)形成的MOS晶體管的工藝步驟相同。形成所述第三NMOS晶體管123和第四NMOS晶體管124的具體工藝包括：在半導(dǎo)體襯底表面形成柵極結(jié)構(gòu)，在所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)同時形成源極和漏極，所述源極和漏極的摻雜濃度、摻雜離子相同，使得從源極到漏極的飽和源漏電流和從漏極到源極的飽和源漏電流相同。由于所述第三NMOS晶體管123和第四NMOS晶體管124從源極到漏極的飽和源漏電流和從漏極到源極的飽和源漏電流相同，即使利用現(xiàn)有工藝通過改變第三NMOS晶體管123和第四NMOS晶體管124的器件結(jié)構(gòu)降低了傳輸NMOS晶體管的飽和源漏電流，提高了SRAM存儲器的讀取裕度，但同時必然會降低寫入裕度。因此，需要改變傳輸NMOS晶體管的結(jié)構(gòu)，使得第三NMOS晶體管123和第四NMOS晶體管124從源極到漏極的飽和源漏電流和從漏極到源極的飽和源漏電流不同。發(fā)明人發(fā)現(xiàn)，當(dāng)MOS晶體管靠近源極或漏極的部分柵介質(zhì)層具有熱載流子注入產(chǎn)生的缺陷時，且當(dāng)所述第三NMOS晶體管和第四NMOS晶體管的漏極施加有高電位，源極施加有低電位，所述具有缺陷的柵介質(zhì)層對應(yīng)于第三NMOS晶體管和第四NMOS晶體管的溝道區(qū)中的反型區(qū)，而缺陷使得第三NMOS晶體管和第四NMOS晶體管的閾值電壓升高，從漏極到源極的飽和源漏電流會減小，但當(dāng)所述第三NMOS晶體管和第四NMOS晶體管的源極施加有高電位，漏極施加有低電位，所述具有缺陷的柵介質(zhì)層只有部分對應(yīng)或不對應(yīng)第三NMOS晶體管和第四NMOS晶體管的溝道區(qū)中的反型區(qū)，所述缺陷對第三NMOS晶體管和第四NMOS晶體管的閾值電壓的影響有限，從源極到漏極的飽和源漏電流基本不發(fā)生變化。因此，為了提高SRAM存儲器的讀取裕度和寫入裕度，需要在所述第一傳輸晶體管和第二傳輸晶體管的靠近源極的柵氧化層中產(chǎn)生缺陷。在本實(shí)施例中，發(fā)明人將第一電可編程熔絲131的一端連接到第一存儲節(jié)點(diǎn)141上，將第二電可編程熔絲132的一端連接到第二存儲節(jié)點(diǎn)142上，所述第一電可編程熔絲131的另一端、所述第二電可編程熔絲132的另一端與第三電壓端153電連接，使得第三電壓端153的電壓可以施加在所述第三NMOS晶體管123和第四NMOS晶體管124的源極上，利用第三電壓端153施加的電壓可以使得第三NMOS晶體管123和第四NMOS晶體管124的靠近源極的溝道區(qū)的電場變的很強(qiáng)，使得載流子在靠近源極的溝道區(qū)中發(fā)生碰撞電離，產(chǎn)生額外的空穴電子對，產(chǎn)生熱載流子，且縱向的柵極電壓會使部分熱載流子注入靠近源極的柵氧化層，使得第三NMOS晶體管123和第四NMOS晶體管124的靠近源極的部分柵介質(zhì)層具有缺陷。在本發(fā)明實(shí)施例中，由于所述第一傳輸晶體管、第二傳輸晶體管為NMOS晶體管，溝道區(qū)的載流子為電子，更容易發(fā)生熱載流子注入效應(yīng)，從而更容易使得柵介質(zhì)層內(nèi)因?yàn)闊彷d流子注入效應(yīng)產(chǎn)生缺陷。在其他實(shí)施例中，請參考圖3，為本發(fā)明實(shí)施例的另一種形成SRAM存儲單元的電路的結(jié)構(gòu)示意圖，所述第一傳輸晶體管、第二傳輸晶體管還可以為PMOS晶體管，其中，所述第一傳輸晶體管為第三PMOS晶體管113′，所述第二傳輸晶體管為第四PMOS晶體管114′。在后續(xù)形成SRAM存儲單元中，通過熱載流子注入在第三PMOS晶體管113′、第四PMOS晶體管114′的靠近源極的柵介質(zhì)層內(nèi)形成有缺陷，使得從漏極到源極的飽和源漏電流變小，可以提高SRAM存儲器的讀取裕度。繼續(xù)參考圖2，當(dāng)SRAM存儲器的第三NMOS晶體管123和第四NMOS晶體管124靠近源極的部分柵介質(zhì)層具有缺陷后，為了避免所述第三電壓端在后續(xù)對SRAM存儲單元的讀操作和寫操作產(chǎn)生影響，需要將所述第三電壓端與第一存儲節(jié)點(diǎn)141、第二存儲節(jié)點(diǎn)142電學(xué)隔離，因此，本發(fā)明實(shí)施例通過電可編程熔絲(electricallyprogrammablefuse，E-fuse)將第三電壓端153與第一存儲節(jié)點(diǎn)141、第二存儲節(jié)點(diǎn)142相連接。當(dāng)需要對所述傳輸NMOS晶體管的靠近源極的柵介質(zhì)層進(jìn)行熱載流子注入時，通過第一電可編程熔絲131和第二電可編程熔絲132，第三電壓端153的電壓施加在傳輸NMOS晶體管的源極上，使得所述傳輸NMOS晶體管的靠近源極的柵介質(zhì)層進(jìn)行熱載流子注入；當(dāng)傳輸NMOS晶體管靠近源極的部分柵介質(zhì)層因?yàn)闊彷d流子注入產(chǎn)生缺陷后，第三電壓端施加編程脈沖，使得第一電可編程熔絲131和第二電可編程熔絲132變成高阻態(tài)或發(fā)生斷路，所述第三電壓端153與第一存儲節(jié)點(diǎn)141、第二存儲節(jié)點(diǎn)142電學(xué)隔離。由于使電可編程熔絲變成高阻態(tài)或發(fā)生斷路的編程脈沖的持續(xù)時間較短，產(chǎn)生的熱量較小，與傳統(tǒng)的熔絲相比，所述電可編程熔絲的結(jié)構(gòu)很小，且使電可編程熔絲產(chǎn)生斷路的臨界斷路電壓較小，一般為2.5V左右，本發(fā)明實(shí)施例采用3.3V～5V的編程脈沖，產(chǎn)生一個持續(xù)幾毫秒的十幾毫安的直流脈沖就能使得所述電可編程熔絲斷路，功耗較低，發(fā)熱較少。在本發(fā)明實(shí)施例中，所述第一電可編程熔絲、第二電可編程熔絲的結(jié)構(gòu)請參考圖4和圖5，圖4為本發(fā)明實(shí)施例的電可編程熔絲的俯視結(jié)構(gòu)示意圖，圖5為圖4中沿切割線AA′方向的電可編程熔絲的剖面結(jié)構(gòu)示意圖，所述電可編程熔絲具體包括：半導(dǎo)體襯底200，位于半導(dǎo)體襯底200表面的絕緣層210，位于所述絕緣層210表面的多晶硅層220，位于所述多晶硅層220表面的金屬硅化物層230，位于所述金屬硅化物層230一端的第一金屬互連結(jié)構(gòu)241和位于所述金屬硅化物層230另一端的第二金屬互連結(jié)構(gòu)242。其中，所述多晶硅層220和金屬硅化物層230的俯視形狀為杠鈴狀，所述多晶硅層220和金屬硅化物層230的兩端部分的面積較大，中間部分的面積較小，呈細(xì)長狀。由于所述金屬硅化物層230中間部分較細(xì)，因此當(dāng)編程脈沖通過所述金屬硅化物層230的中間部分時，由于電遷移效應(yīng)，所述金屬硅化物層230的中間部分很容易發(fā)生斷路，使得所述電可編程熔絲變成高阻態(tài)或發(fā)生斷路。在本發(fā)明實(shí)施例中，所述絕緣層210為淺溝槽隔離結(jié)構(gòu)，可以與CMOS工藝形成中隔離不同MOS晶體管的淺溝槽隔離結(jié)構(gòu)同時形成，所述多晶硅層220可以與MOS晶體管的多晶硅柵同時形成，所述金屬硅化物層230、第一金屬互連結(jié)構(gòu)241、第二金屬互連結(jié)構(gòu)242與MOS晶體管的柵極結(jié)構(gòu)上的金屬硅化物層、金屬互連結(jié)構(gòu)可以同時形成，所述電可編程熔絲形成工藝與現(xiàn)有的CMOS集成工藝兼容，使得所述電可編程熔絲可以與形成SRAM存儲器的PMOS晶體管、NMOS晶體管同時形成，不用額外增加工藝步驟。在其他實(shí)施例中，所述第一電可編程熔絲、第二電可編程熔絲的多晶硅層可以直接在半導(dǎo)體襯底上形成，所述多晶硅層還可以利用鍺硅層替代。所述第一電可編程熔絲、第二電可編程熔絲還可以為其他結(jié)構(gòu)的電可編程熔絲。由于本發(fā)明的電可編程熔絲的結(jié)構(gòu)能夠以多種不同于在此描述的其它方式來實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明實(shí)施例的電可編程熔絲不受上述公開的具體實(shí)施例的限制。且本發(fā)明實(shí)施例的第一電可編程熔絲、第二電可編程熔絲的臨界斷路電壓大于第三電壓端發(fā)出的使得傳輸NMOS晶體管發(fā)生熱載流子注入的電壓，在對傳輸NMOS晶體管的柵介質(zhì)層發(fā)生熱載流子注入時，不會使得第一電可編程熔絲、第二電可編程熔絲發(fā)生斷路，只有當(dāng)電壓值大于臨界斷路電壓的編程脈沖施加在第一電可編程熔絲、第二電可編程熔絲時，才能將第一電可編程熔絲、第二電可編程熔絲斷路，使得第三電壓端與第一存儲節(jié)點(diǎn)、第二存儲節(jié)點(diǎn)電學(xué)隔離，所述第三電壓端不會對后續(xù)SRAM存儲單元的讀寫過程造成影響。本發(fā)明實(shí)施例還提供了一種利用如圖2所示的形成SRAM存儲單元的電路的SRAM存儲單元形成方法，請參考圖6，為本發(fā)明實(shí)施例的SRAM存儲單元形成方法的流程示意圖，具體包括：步驟S101，在所述字線施加第一電壓，使得所述第三NMOS晶體管和第四NMOS晶體管導(dǎo)通，將所述第一位線和第二位線接地，在所述第一電壓端、第二電壓端、第三電壓端施加第二電壓，使得第三NMOS晶體管和第四NMOS晶體管靠近源極的柵介質(zhì)層受到熱載流子注入產(chǎn)生缺陷；步驟S102，當(dāng)?shù)谌齆MOS晶體管和第四NMOS晶體管靠近源極的柵介質(zhì)層受到熱載流子注入產(chǎn)生缺陷后，在所述字線施加第三電壓，使得第三NMOS晶體管和第四NMOS晶體管導(dǎo)通，將所述第一位線和第二位線接地，在所述第三電壓端施加編程脈沖，使得第一電可編程熔絲和第二電可編程熔絲變成高阻態(tài)或發(fā)生斷路。具體的，在所述字線WL施加第一電壓，所述第一電壓大于等于所述第三NMOS晶體管123和第四NMOS晶體管124的閾值電壓，使得所述第三NMOS晶體管123和第四NMOS晶體管124導(dǎo)通。在本實(shí)施例中，所述第一電壓為兩倍的工作電壓Vdd，所述工作電壓Vdd為SRAM存儲器電路的工作電壓。所述工作電壓為1.0V、1.2V、1.5V等，本實(shí)施例中，所述工作電壓為1.2V，因此，所述第一電壓為2.4V。由于所述第一電壓大于等于所述第三NMOS晶體管和第四NMOS晶體管的閾值電壓，使得第三NMOS晶體管和第四NMOS晶體管發(fā)生熱載流子注入時，因?yàn)闁艠O電壓較大，更多的熱載流子會注入到柵介質(zhì)層內(nèi)，從而更容易使得柵介質(zhì)層內(nèi)因?yàn)闊彷d流子注入效應(yīng)產(chǎn)生缺陷。且由于所述傳輸晶體管為NMOS晶體管，溝道區(qū)的載流子為電子，更容易發(fā)生熱載流子注入效應(yīng)，從而更容易使得柵介質(zhì)層內(nèi)因?yàn)闊彷d流子注入效應(yīng)產(chǎn)生缺陷。在所述字線WL施加第一電壓的同時，將第一位線BL和第二位線BLB接地，在所述第一電壓端151、第二電壓端152、第三電壓端153施加第二電壓，所述第二電壓大于零電壓，小于電可編程熔絲的臨界斷路電壓，使得第一存儲節(jié)點(diǎn)141和第二存儲節(jié)點(diǎn)142的電壓也為第二電壓，所述第三NMOS晶體管123和第四NMOS晶體管124的溝道區(qū)具有從源極到漏極的電流。當(dāng)所述第二電壓較高時，特別是大于Vdd時，會使得第三NMOS晶體管123和第四NMOS晶體管124的靠近源極的溝道區(qū)的電場變的很強(qiáng)，更容易使得載流子在靠近源極的溝道區(qū)中發(fā)生碰撞電離，產(chǎn)生額外的空穴電子對，產(chǎn)生熱載流子，且縱向的柵極電壓(即第一電壓)會使部分熱載流子注入靠近源極的柵氧化層，使得第三NMOS晶體管123和第四NMOS晶體管124的靠近源極的部分柵介質(zhì)層具有缺陷，所述缺陷會導(dǎo)致第三NMOS晶體管123和第四NMOS晶體管124不同電流方向時的閾值電壓Vt發(fā)生變化，使得第三NMOS晶體管123和第四NMOS晶體管124的從源極到漏極的飽和源漏電流基本不變，而第三NMOS晶體管123和第四NMOS晶體管124從漏極到源極的飽和源漏電流變小。在本發(fā)明實(shí)施例中，所述第二電壓為兩倍的工作電壓Vdd，即所述第二電壓為2.4V。所述第二電壓施加的時間范圍為1秒～120秒。由于本發(fā)明實(shí)施例的電可編程熔絲的臨界斷路電壓通常為2.5V以上，所述臨界斷路電壓大于所述第二電壓，使得當(dāng)?shù)谌齆MOS晶體管123和第四NMOS晶體管124發(fā)生熱載流子注入效應(yīng)時，所述電可編程熔絲不會發(fā)生斷路。當(dāng)?shù)谌齆MOS晶體管123和第四NMOS晶體管124靠近源極的柵介質(zhì)層受到熱載流子注入效應(yīng)產(chǎn)生缺陷后，在所述字線WL施加第三電壓，使得第三NMOS晶體管123和第四NMOS晶體管124導(dǎo)通。所述第三電壓可以與第一電壓相等，也可以不相等，在本實(shí)施例中，所述第三電壓為Vdd，即等于1.2V。在所述字線WL施加第三電壓的同時，將所述第一位線BL和第二位線BLB接地，在所述第三電壓端153施加編程脈沖，使得第一電可編程熔絲131和第二電可編程熔絲132變成高阻態(tài)或發(fā)生斷路。所述編程脈沖的電壓值大于所述斷路電壓，在本發(fā)明實(shí)施例中，所述編程脈沖的電壓值為3.3V，所述編程脈沖的持續(xù)時間為1微秒～5微秒，使得所述第一電可編程熔絲131和第二電可編程熔絲132變成高阻態(tài)或發(fā)生斷路，第三電壓端153與第一存儲節(jié)點(diǎn)141、第二存儲節(jié)點(diǎn)142電學(xué)隔離。其中，所述第一PMOS晶體管111、第二PMOS晶體管112、第一NMOS晶體管121、第二NMOS晶體管122和靠近源極的柵介質(zhì)層具有缺陷的第三NMOS晶體管123和靠近源極的柵介質(zhì)層具有缺陷的第四NMOS晶體管124構(gòu)成SRAM存儲單元。本發(fā)明實(shí)施例的SRAM存儲單元的具體結(jié)構(gòu)請參考圖7，為本發(fā)明實(shí)施例的SRAM存儲單元的結(jié)構(gòu)示意圖，具體包括：第一PMOS晶體管111、第二PMOS晶體管112、第一NMOS晶體管121、第二NMOS晶體管122、第三NMOS晶體管223以及第四NMOS晶體管224；第一PMOS晶體管111的柵極、第一NMOS晶體管121的柵極、第二PMOS晶體管112的漏極、第二NMOS晶體管122的漏極、第四NMOS晶體管224的源極電連接，形成第二存儲節(jié)點(diǎn)142；第二PMOS晶體管112的柵極、第二NMOS晶體管122的柵極、第一PMOS晶體管111的漏極、第一NMOS晶體管121的漏極、第三NMOS晶體管223的源極電連接，形成第一存儲節(jié)點(diǎn)141；所述第三NMOS晶體管223和第四NMOS晶體管224的柵極與字線WL電連接，第三NMOS晶體管223的漏極與第一位線BL電連接，第四NMOS晶體管224的漏極與第二位線(互補(bǔ)位線)BLB電連接；第一PMOS晶體管111的源極和第二PMOS晶體管112的源極與第一電壓端151電連接；第一NMOS晶體管121的源極和第二NMOS晶體管122的源極與第二電壓端152電連接；其中，所述第三NMOS晶體管223和第四NMOS晶體管224靠近源極的柵介質(zhì)層具有缺陷，所述缺陷通過熱載流子注入形成。在其他實(shí)施例中，當(dāng)所述第一傳輸晶體管和第二傳輸晶體管為PMOS晶體管時，利用如圖3所示的形成SRAM存儲單元的電路的SRAM存儲單元形成方法具體包括：所述字線施加第一電壓，使得所述第三PMOS晶體管和第四PMOS晶體管導(dǎo)通，將所述第一位線和第二位線接地，在所述第一電壓端、第二電壓端、第三電壓端施加第二電壓，使得第三PMOS晶體管和第四PMOS晶體管靠近源極的柵介質(zhì)層受到熱載流子注入產(chǎn)生缺陷；當(dāng)?shù)谌齈MOS晶體管和第四PMOS晶體管靠近源極的柵介質(zhì)層受到熱載流子注入產(chǎn)生缺陷后，在所述字線施加第三電壓，使得第三PMOS晶體管和第四PMOS晶體管導(dǎo)通，將所述第一位線和第二位線接地，在所述第三電壓端施加編程脈沖，使得第一電可編程熔絲和第二電可編程熔絲變成高阻態(tài)或發(fā)生斷路。其中，所述第一電壓為零電壓或負(fù)電壓，所述第三電壓為零電壓或負(fù)電壓。由于利用第一電可編程熔絲和第二電可編程熔絲形成柵介質(zhì)層具有缺陷的第三PMOS晶體管和第四PMOS晶體管的具體工藝與形成柵介質(zhì)層具有缺陷的第三NMOS晶體管和第四NMOS晶體管的具體工藝步驟相同，在此不作贅述。請參考圖8，為本發(fā)明實(shí)施例中經(jīng)過熱載流子注入后的傳輸晶體管的飽和源漏電流與現(xiàn)有技術(shù)的傳輸晶體管的飽和源漏電流的對比示意圖。其中橫坐標(biāo)為柵極電壓，縱坐標(biāo)為源漏電流。所述第一電流為經(jīng)過熱載流子注入后的傳輸晶體管從源極到漏極的飽和源漏電流，所述第二電流為經(jīng)過熱載流子注入后的傳輸晶體管從漏極到源極的飽和源漏電流，所述第三電流為現(xiàn)有技術(shù)中傳輸晶體管從源極到漏極的飽和源漏電流，所述第四電流為現(xiàn)有技術(shù)中傳輸晶體管從漏極到源極的飽和源漏電流。從圖中可以很容易的看出，經(jīng)過熱載流子注入后，傳輸晶體管從漏極到源極的飽和源漏電流會降低很多，但傳輸晶體管從源極到漏極的飽和源漏電流降低不多，所述傳輸晶體管從源極到漏極的飽和源漏電流比傳輸晶體管從漏極到源極的飽和源漏電流高26％。由于讀取裕度等于下拉NMOS晶體管的飽和源漏電流值與傳輸晶體管的飽和源漏電流值之間的比值，寫入裕度等于傳輸晶體管的飽和源漏電流值與上拉PMOS晶體管的飽和源漏電流值之間的比值，在SRAM存儲器的寫入裕度基本不發(fā)生改變時，可以大幅提高SRAM存儲器的讀取裕度，從而可以有效的提高SRAM存儲器的穩(wěn)定性。且在形成所述傳輸晶體管時，通過適當(dāng)提高未形成有缺陷的傳輸晶體管的飽和源漏電流，所述傳輸晶體管的飽和源漏電流的提高幅度小于形成缺陷后讀操作時的傳輸晶體管的飽和源漏電流的降低幅度，不僅可以提高了SRAM存儲器的讀取裕度，又能提高SRAM存儲器的寫入裕度。綜上，本發(fā)明實(shí)施例的SRAM存儲單元包括：第一PMOS晶體管、第二PMOS晶體管、第一NMOS晶體管、第二NMOS晶體管形成雙穩(wěn)態(tài)電路；第一傳輸晶體管和第二傳輸晶體管為傳輸晶體管將雙穩(wěn)態(tài)電路與第一位線、第二位線相連，且所述第一傳輸晶體管和第二傳輸晶體管靠近源極的柵介質(zhì)層具有缺陷，所述缺陷通過熱載流子注入形成，使得在讀操作時，第一傳輸晶體管和第二傳輸晶體管的飽和源漏電流值變小，提高了SRAM存儲器的讀取裕度，且在寫操作時，第一傳輸晶體管和第二傳輸晶體管的飽和源漏電流值基本保持不變，不會影響SRAM存儲器的寫入裕度。進(jìn)一步的，本發(fā)明實(shí)施例的形成SRAM存儲單元的電路，所述第一電可編程熔絲的一端與第一傳輸晶體管的源極電連接，所述第二電可編程熔絲的另一端與第三電壓端電連接；所述第二電可編程熔絲的一端與第二晶體管的源極電連接，所述第二電可編程熔絲的另一端與第三電壓端電連接。利用所述第一電可編程熔絲和第二電可編程熔絲，第三電壓端施加的電壓可以使得所述第一傳輸晶體管和第二傳輸晶體管靠近源極的柵介質(zhì)層受到熱載流子注入產(chǎn)生缺陷，且所述第一電可編程熔絲和第二電可編程熔絲在熱載流子注入后斷開，使得第三電壓端與SRAM存儲單元電學(xué)隔離，不會對后續(xù)SRAM存儲單元的讀寫操作造成影響。本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。