柵極集成驅(qū)動(dòng)電路的反相器、柵極集成驅(qū)動(dòng)器及驅(qū)動(dòng)方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及平板顯示器的柵極驅(qū)動(dòng)技術(shù)，特別涉及柵極集成驅(qū)動(dòng)電路的反相器、柵極集成驅(qū)動(dòng)器及驅(qū)動(dòng)方法。
【背景技術(shù)】
[0002]近年來，氧化物薄膜晶體管受到了極大的關(guān)注，其具備迀移率高，一致性好和電學(xué)性能穩(wěn)定的特性，且制備成本較低。將柵極驅(qū)動(dòng)電路集成在顯示器上，有利于降低顯示設(shè)備的成本，實(shí)現(xiàn)顯示設(shè)備的輕薄和窄邊框設(shè)計(jì)。但是只有N型氧化物薄膜晶體管能夠使用于電路設(shè)計(jì)，并且其在柵源電壓為零，源漏電壓大于零時(shí)，不能完全關(guān)斷，依然有漏電流通過。
[0003]在柵極驅(qū)動(dòng)電路中，提供輸出級(jí)下拉晶體管控制信號(hào)的模塊電路稱為反相器。傳統(tǒng)反相器由一個(gè)二極管接法的晶體管與一個(gè)大尺寸的下拉晶體管組成，傳統(tǒng)反相器在輸出低電平時(shí)存在大的直流回路，并且由于下拉晶體管上存在壓降，使得反相器輸出無法達(dá)到最低電平。而時(shí)鐘控制反相器，由下拉晶體管與時(shí)鐘控制的上拉晶體管組成，由于采用了時(shí)鐘信號(hào)，所以會(huì)帶來大的動(dòng)態(tài)功耗，并且在時(shí)鐘信號(hào)變低時(shí)，上拉晶體管會(huì)被完全關(guān)斷，這時(shí)，對(duì)于采用氧化物TFTs的電路，下拉晶體管依然有漏電流流過，為了使反相器輸出保持高電平，需要一個(gè)較大的電容進(jìn)行電壓的保持，這又增大了電路的面積。
[0004]在柵極驅(qū)動(dòng)電路中，時(shí)鐘線越多，時(shí)鐘線上的負(fù)載電容越大，頻率越高，動(dòng)態(tài)功耗就越大，并且如果時(shí)鐘負(fù)載相差較大時(shí)，容易引起時(shí)鐘漂移。由于電路保持低電平輸出時(shí)間遠(yuǎn)遠(yuǎn)大于高電平輸出時(shí)間，多時(shí)鐘會(huì)增大電路噪聲，使輸出電壓出現(xiàn)較大波動(dòng)。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的之一在于提供一種柵極集成驅(qū)動(dòng)電路的反相器，以克服上述柵極集成驅(qū)動(dòng)電路中反相器模塊的缺點(diǎn)與不足，并增強(qiáng)噪聲抑制能力。
[0006]本發(fā)明的目的之二在于提供包含上述反相器的柵極集成驅(qū)動(dòng)器，實(shí)現(xiàn)低功耗，低噪聲和良好的抗干擾能力，輸出級(jí)上拉晶體管與反相器輸出跳變較為迅速，能夠?qū)崿F(xiàn)在較高頻率下工作。電路驅(qū)動(dòng)原理簡(jiǎn)單，時(shí)鐘控制線少，時(shí)序簡(jiǎn)單，電路結(jié)構(gòu)簡(jiǎn)單，占用面積小。
[0007]本發(fā)明的目的之三在于提供上述柵極集成驅(qū)動(dòng)電路的驅(qū)動(dòng)方法。
[0008]本發(fā)明的目的通過以下技術(shù)方案實(shí)現(xiàn):
[0009]柵極集成驅(qū)動(dòng)電路的反相器，包括晶體管T1V、T2V、T3V、T4V、T5V和耦合電容Clv，晶體管Tlv的第二電極和T3v的第二電極連接正電平VDD，晶體管Tlv的柵極和第一電極均接晶體管Τ2ν的第二電極、晶體管Τ3ν的柵極、晶體管Τ5ν的第一電極和電容Clv —端；晶體管Τ2ν的柵極和晶體管Τ4ν的柵極接控制信號(hào)control，晶體管T5v的柵極和第二電極連接反饋信號(hào)RSTv，晶體管T2v的第一電極和晶體管Τ4ν的第一電極接第一負(fù)電平VSSL，晶體管Τ3ν和Τ4ν的第二電極接電容Clv的另一端，形成反相器輸出節(jié)點(diǎn)QBv ；
[0010]所述第一電極為源極，第二電極為漏極；或者[0011 ] 所述第二電極為源極，第一電極為漏極。
[0012]所述晶體管均為N型的耗盡型薄膜晶體管。
[0013]一種柵極集成驅(qū)動(dòng)器，包括多級(jí)柵極驅(qū)動(dòng)電路單元；本級(jí)柵極驅(qū)動(dòng)電路單元的第一輸出信號(hào)COUT作為下一級(jí)柵極驅(qū)動(dòng)電路單元的輸入控制信號(hào)VIH和上一級(jí)柵極驅(qū)動(dòng)電路單元的反饋信號(hào)RST，第二輸出信號(hào)OUT作為掃描線的驅(qū)動(dòng)信號(hào)及下一級(jí)柵極驅(qū)動(dòng)電路單元的輸入信號(hào)VIL ;
[0014]每級(jí)柵極驅(qū)動(dòng)電路單元包括晶體管Tl?T18和耦合電容Cl?C3，一個(gè)輸入控制信號(hào)VIH，一個(gè)輸入信號(hào)VIL，一個(gè)時(shí)鐘信號(hào)CLK，一個(gè)反饋信號(hào)RST，一個(gè)初始化信號(hào)INIT，第一輸出信號(hào)C0UT，第二輸出信號(hào)0UT，正電平VDD，第一負(fù)電平VSSL和第二負(fù)電平VSS ；
[0015]晶體管Tl的柵極、晶體管T7的柵極、晶體管T9的柵極分別與輸入控制信號(hào)VIH相連，晶體管Tl的第二電極與輸入信號(hào)VIL相連，晶體管Tl的第一電極、晶體管T2的第二電極、晶體管Tll的柵極和耦合電容C2 —端相連構(gòu)成節(jié)點(diǎn)Q，晶體管T2的第一電極與晶體管T3的第二電極、晶體管T4的第二電極相連構(gòu)成節(jié)點(diǎn)B，晶體管T2的柵極、晶體管T3的柵極、晶體管T12的柵極、晶體管T14、晶體管T16的柵極、晶體管T8的第一電極、晶體管T9的第二電極、晶體管TlO的第二電極和耦合電容Cl 一端相連，構(gòu)成反相器輸出節(jié)點(diǎn)QB ;晶體管T5的第二電極、晶體管T8的第二電極、晶體管T13的第二電極、晶體管T15的第二電極、晶體管T18的第二電極分別與正電平VDD相接，晶體管T5的柵級(jí)、晶體管T5的第一電極、晶體管T6的第一電極、晶體管T7的第二電極、晶體管T8的柵極、晶體管T17的第一電極、晶體管T18的第一電極和耦合電容Cl另一端相連接，構(gòu)成節(jié)點(diǎn)A ;晶體管T3的第一電極、晶體管T6的第一電極、晶體管T7的第一電極、晶體管T9的第一電極、晶體管TlO的第一電極、晶體管T12的第一電極、晶體管T14的第一電極與第一負(fù)電平VSSL相連；晶體管T4的柵源、晶體管T6的柵極、晶體管TlO的柵極、晶體管T13的柵極、晶體管Tll的第一電極、晶體管T12的第二電極和耦合電容C2另一端相連，構(gòu)成節(jié)點(diǎn)COUT ;晶體管Tll的第一電極與時(shí)鐘信號(hào)CLK相連；晶體管T13的第一電極、晶體管T14的第二電極、晶體管T15的柵極和耦合電容C3 —端相連構(gòu)成節(jié)點(diǎn)DOUT ;晶體管T15的第一電極和T16的第二電極相連構(gòu)成節(jié)點(diǎn)OUT ;晶體管T16的第一電極和第二負(fù)電平VSS相連；晶體管T17的柵極、第一電極和反饋信號(hào)RST相連；晶體管T18柵極與初始化信號(hào)INIT相連接；
[0016]所述第一電極為源極，第二電極為漏極；或者
[0017]所述第二電極為源極，第一電極為漏極。
[0018]所述晶體管均為N型的耗盡型薄膜晶體管。
[0019]每級(jí)柵極驅(qū)動(dòng)電路單元的驅(qū)動(dòng)方法包括以下步驟:
[0020]初始化過程:INIT信號(hào)為高電平，正電源給A點(diǎn)充電到VDD，電荷儲(chǔ)存在耦合電容Cl之中，使晶體管T8打開，QB點(diǎn)隨之被拉高到VDD，晶體管T2、T3、T12、T14和Τ16被打開，耦合電容C2通過晶體管Τ2、Τ3和Τ12放電，而耦合電容C3通過晶體管Τ14和Τ16放電，晶體管Tll、Τ13、Τ15被關(guān)斷，輸出信號(hào)COUT和OUT分別被拉低到第一負(fù)電平VSSL和第二負(fù)電平VSS ；
[0021]信號(hào)寫入階段:時(shí)鐘控制線CLK為低電平時(shí)，輸入控制信號(hào)VIH和輸入信號(hào)VIL為高電平時(shí)，晶體管Τ1、Τ7和T9導(dǎo)通，A點(diǎn)和QB點(diǎn)迅速被拉低至第一負(fù)電平VSSL，晶體管Τ2、Τ3、Τ12、Τ14和Τ16被關(guān)斷，Q點(diǎn)開始被充電至VDD，電荷存儲(chǔ)在耦合電容C2，輸出信號(hào)COUT和OUT保持相對(duì)應(yīng)的低電平；
[0022]驅(qū)動(dòng)信號(hào)輸出階段:輸入控制信號(hào)VIH和輸入信號(hào)VIL由高變低，由于輸入控制信號(hào)的負(fù)電平比輸入信號(hào)更低，所以晶體管Tl被完全關(guān)斷，晶體管T7和T9由于輸入控制信號(hào)變低而關(guān)斷，這時(shí)，時(shí)鐘控制線CLK由低變高，由于耦合電容C2的自舉作用，Q點(diǎn)電壓上升得更高，節(jié)點(diǎn)COUT迅速變?yōu)閂DD，B點(diǎn)電壓上升，使得晶體管T2被完全關(guān)斷，耦合電容C2的電荷得以保持，同時(shí)晶體管T6和TlO被打開，節(jié)點(diǎn)QB繼續(xù)保持在第一負(fù)電平；節(jié)點(diǎn)COUT電壓的上升，使得晶體管T13被打開，DOUT點(diǎn)開始充電，當(dāng)晶體管T15被打開的時(shí)候，OUT點(diǎn)產(chǎn)生高電平輸出，同時(shí)，由于耦合電容C3的自舉，節(jié)點(diǎn)DOUT上升到比VDD更高的電平，并且由于晶體管T13的柵源電壓相等，DOUT點(diǎn)的電位在該周期內(nèi)能夠得到保持，這時(shí)，OUT點(diǎn)輸出的高電平達(dá)到VDD，實(shí)現(xiàn)電路的全擺幅輸出；
[0023]下拉階段:時(shí)鐘信號(hào)CLK由高變低，本級(jí)柵極驅(qū)動(dòng)電路單元的節(jié)點(diǎn)COUT也迅速被拉低至第一負(fù)電平，晶體管T4、T6、TlO和T13迅速被關(guān)斷，同時(shí)，由于下級(jí)柵極驅(qū)動(dòng)電路單元的輸出信號(hào)COUT由低變高，A點(diǎn)電壓上升，電荷被存儲(chǔ)在耦合電容Cl中，晶體管T8被打開，QB點(diǎn)電壓上升，由于耦合電容Cl的自舉，QB點(diǎn)電壓也快速上升到接近VDD，這時(shí)晶體管T2、T3、T12、T14和T16被打開，節(jié)點(diǎn)Q、節(jié)點(diǎn)COUT和節(jié)點(diǎn)DOUT被下拉到第一負(fù)電平，節(jié)點(diǎn)OUT被下拉到第二負(fù)電平；
[0024]低電平保持階段:反饋信號(hào)RST被拉低，節(jié)點(diǎn)A的電壓開始下降，在下一次輸入控制信號(hào)VIH和輸入信號(hào)VIL到來之前，由于電容Cl的電荷得以保持，所以QB點(diǎn)可以穩(wěn)定保持在高電平，晶體管T2、T3、T12、T14和Tl被打開并保持在深度線性區(qū)，輸出信號(hào)COUT和OUT穩(wěn)定保持