T，一個(gè)初始化信號(hào)INIT，第一輸出信號(hào)C0UT，第二輸出信號(hào)OUT，正電平VDD，第一負(fù)電平VSSL和第二負(fù)電平VSS。
[0053]晶體管Tl的柵極、晶體管T7的柵極、晶體管T9的柵極分別與輸入控制信號(hào)VIH相連，晶體管Tl的漏極與輸入信號(hào)VIL相連，晶體管Tl的源極、晶體管T2的漏極、晶體管Tll的柵極和耦合電容C2—端相連構(gòu)成節(jié)點(diǎn)Q，晶體管T2的源極與晶體管Τ3的漏極、晶體管Τ4的漏極相連構(gòu)成節(jié)點(diǎn)B，晶體管Τ2的柵極、晶體管Τ3的柵極、晶體管Τ12的柵極、晶體管Τ14、晶體管Τ16的柵極、晶體管Τ8的源極、晶體管T9的漏極、晶體管TlO的漏極和耦合電容Cl 一端相連，構(gòu)成反相器輸出節(jié)點(diǎn)QB ;晶體管Τ5的漏極、晶體管Τ8的漏極、晶體管Τ13的漏極、晶體管Τ15的漏極、晶體管Τ18的漏極分別與正電平VDD相接，晶體管Τ5的柵級(jí)、晶體管Τ5的源極、晶體管Τ6的源極、晶體管Τ7的漏極、晶體管Τ8的柵極、晶體管Τ17的源極、晶體管Τ18的源極和耦合電容Cl另一端相連接，構(gòu)成節(jié)點(diǎn)A ;晶體管Τ3的源極、晶體管Τ6的源極、晶體管Τ7的源極、晶體管T9的源極、晶體管TlO的源極、晶體管Τ12的源極、晶體管Τ14的源極與第一負(fù)電平VSSL相連；晶體管Τ4的柵源、晶體管Τ6的柵極、晶體管TlO的柵極、晶體管Τ13的柵極、晶體管Tll的源極、晶體管Τ12的漏極和耦合電容C2另一端相連，構(gòu)成節(jié)點(diǎn)COUT ;晶體管Tll的源極與時(shí)鐘信號(hào)CLK相連；晶體管Τ13的源極、晶體管Τ14的漏極、晶體管Τ15的柵極和耦合電容C3 —端相連構(gòu)成節(jié)點(diǎn)DOUT ;晶體管Τ15的源極和Τ16的漏極相連構(gòu)成節(jié)點(diǎn)OUT ;晶體管Τ16源極和第二負(fù)電平VSS相連；晶體管Τ17柵源極和反饋信號(hào)RST相連；晶體管Τ18柵極與初始化信號(hào)INIT相連接。
[0054]所述晶體管均為N型的耗盡型薄膜晶體管。
[0055]本實(shí)施例的柵極集成驅(qū)動(dòng)電路，每級(jí)柵極驅(qū)動(dòng)電路單元的驅(qū)動(dòng)方法包括以下步驟:
[0056]初始化過程:ΙΝΙΤ信號(hào)為高電平，正電源給A點(diǎn)充電到VDD，電荷儲(chǔ)存在耦合電容Cl之中，使晶體管Τ8打開，QB點(diǎn)隨之被拉高到VDD，晶體管Τ2、Τ3、Τ12、Τ14和Τ16被打開，耦合電容C2通過晶體管Τ2、Τ3和Τ12放電，而耦合電容C3通過晶體管Τ14和Τ16放電，晶體管Tll、Τ13、Τ15被關(guān)斷，輸出信號(hào)COUT和OUT分別被拉低到第一負(fù)電平VSSL和第二負(fù)電平VSS ;避免電路時(shí)入未知狀態(tài)。電路進(jìn)入穩(wěn)定狀態(tài)后，初始化信號(hào)變?yōu)榈?，在此之后除非需要?duì)電路進(jìn)行置位，初始化信號(hào)可以一直保持低電平。
[0057]信號(hào)寫入階段:時(shí)鐘控制線CLK為低電平時(shí)，輸入控制信號(hào)VIH和輸入信號(hào)VIL為高電平時(shí)，晶體管Τ1、Τ7和T9導(dǎo)通，A點(diǎn)和QB點(diǎn)迅速被拉低至第一負(fù)電平VSSL，晶體管Τ2、Τ3、Τ12、Τ14和Τ16被關(guān)斷，Q點(diǎn)開始被充電至VDD，電荷存儲(chǔ)在耦合電容C2，輸出信號(hào)COUT和OUT保持相對(duì)應(yīng)的低電平；
[0058]驅(qū)動(dòng)信號(hào)輸出階段:輸入控制信號(hào)VIH和輸入信號(hào)VIL由高變低，由于輸入控制信號(hào)的負(fù)電平比輸入信號(hào)更低，所以晶體管Tl被完全關(guān)斷，晶體管Τ7和T9由于輸入控制信號(hào)變低而關(guān)斷，這時(shí)，時(shí)鐘控制線CLK由低變高，由于耦合電容C2的自舉作用，Q點(diǎn)電壓上升得更高，節(jié)點(diǎn)COUT迅速變?yōu)閂DD，B點(diǎn)電壓上升，使得晶體管Τ2被完全關(guān)斷，耦合電容C2的電荷得以保持，同時(shí)晶體管Τ6和TlO被打開，節(jié)點(diǎn)QB繼續(xù)保持在第一負(fù)電平；節(jié)點(diǎn)COUT電壓的上升，使得晶體管Τ13被打開，DOUT點(diǎn)開始充電，當(dāng)晶體管Τ15被打開的時(shí)候，OUT點(diǎn)產(chǎn)生高電平輸出，同時(shí)，由于耦合電容C3的自舉，節(jié)點(diǎn)DOUT上升到比VDD更高的電平，并且由于晶體管Τ13的柵源電壓相等，DOUT點(diǎn)的電位在該周期內(nèi)能夠得到保持，這時(shí)，OUT點(diǎn)輸出的高電平達(dá)到VDD，實(shí)現(xiàn)電路的全擺幅輸出；
[0059]下拉階段:時(shí)鐘信號(hào)CLK由高變低，本級(jí)柵極驅(qū)動(dòng)電路單元的節(jié)點(diǎn)COUT也迅速被拉低至第一負(fù)電平，晶體管Τ4、Τ6、TlO和Τ13迅速被關(guān)斷，同時(shí)，由于下級(jí)柵極驅(qū)動(dòng)電路單元的輸出信號(hào)COUT由低變高，A點(diǎn)電壓上升，電荷被存儲(chǔ)在耦合電容Cl中，晶體管Τ8被打開，QB點(diǎn)電壓上升，由于耦合電容Cl的自舉，QB點(diǎn)電壓也快速上升到接近VDD，這時(shí)晶體管T2、T3、T12、T14和T16被打開，節(jié)點(diǎn)Q、節(jié)點(diǎn)COUT和節(jié)點(diǎn)DOUT被下拉到第一負(fù)電平，節(jié)點(diǎn)OUT被下拉到第二負(fù)電平；
[0060]低電平保持階段:反饋信號(hào)RST被拉低，節(jié)點(diǎn)A的電壓開始下降，在下一次輸入控制信號(hào)VIH和輸入信號(hào)VIL到來之前，由于電容Cl的電荷得以保持，所以QB點(diǎn)可以穩(wěn)定保持在高電平，晶體管T2、T3、T12、T14和Tl被打開并保持在深度線性區(qū)，輸出信號(hào)COUT和OUT穩(wěn)定保持在低電平。
[0061]本實(shí)施例的柵極集成驅(qū)動(dòng)電路的時(shí)序圖如圖4所示。
[0062]第一級(jí)柵極驅(qū)動(dòng)電路單元的輸入信號(hào)VINH與VINL可以由同一個(gè)擺幅為VDD-VSSL的輸入信號(hào)提供，此后每一級(jí)柵極驅(qū)動(dòng)電路單元的輸出信號(hào)COUT為下一級(jí)柵極驅(qū)動(dòng)電路單元提供輸入控制信號(hào)VIH，輸出信號(hào)OUT為下一級(jí)柵極驅(qū)動(dòng)電路單元提供輸入信號(hào)VIL，而每一級(jí)的柵極驅(qū)動(dòng)電路單元的輸出信號(hào)COUT為上一級(jí)單元電路提供反饋信號(hào)RST，最后一級(jí)柵極驅(qū)動(dòng)電路單元的反饋信號(hào)可以通過初始化信號(hào)INIT進(jìn)行提供，也可以讓最后一級(jí)柵極驅(qū)動(dòng)電路單元的反相器通過關(guān)斷晶體管T6、T7、T9和T10，使節(jié)點(diǎn)QB輸出略低于正電平VDD的電平，使柵極驅(qū)動(dòng)電路輸出信號(hào)OUT下拉到第二負(fù)電平VSS。
[0063]柵極集成驅(qū)動(dòng)電路由級(jí)聯(lián)時(shí)鐘信號(hào)CLKl和CLK2控制，級(jí)聯(lián)時(shí)鐘信號(hào)CLKl和CLK2均為占空比為50 %的方波，且CLKl比CLK2滯后半個(gè)時(shí)鐘周期。、
[0064]柵極集成驅(qū)動(dòng)器的第一級(jí)柵極驅(qū)動(dòng)電路單元11時(shí)鐘信號(hào)輸入端CLK接時(shí)鐘控制線CLKl，在CLKl變成高電平時(shí)產(chǎn)生的輸出信號(hào)COUT和0UT，為下一級(jí)單元柵極驅(qū)動(dòng)電路單元提供輸入控制信號(hào)VIH和輸入信號(hào)VIL，因此第二級(jí)柵極驅(qū)動(dòng)電路單元信號(hào)輸入端CLK連接第二時(shí)鐘控制線CLK2，第三級(jí)柵極驅(qū)動(dòng)電路單元信號(hào)輸入端CLK連接第一時(shí)鐘控制線CLK1,以此類推。兩個(gè)時(shí)鐘信號(hào)控制線構(gòu)成流水線形式的驅(qū)動(dòng)模式，每級(jí)柵極驅(qū)動(dòng)電路單元僅需要一個(gè)時(shí)鐘信號(hào)控制線，第一級(jí)掃描驅(qū)動(dòng)電路11的時(shí)鐘信號(hào)輸入端為CLKl，輸入控制信號(hào)VIH與輸入信號(hào)VIL最先跳變?yōu)楦唠娖?，維持一個(gè)脈沖時(shí)間，到下一個(gè)脈沖時(shí)間到來，輸入信號(hào)由高跳變到低，同時(shí)時(shí)鐘控制線CLKl由低電平跳變到高電平，維持一個(gè)脈沖時(shí)間，輸出高電平，下個(gè)脈沖時(shí)間到來時(shí)，時(shí)鐘控制線CLKl由高變低，輸出也由高變低。
[0065]柵極集成驅(qū)動(dòng)器可以根據(jù)需要設(shè)計(jì)柵極集成驅(qū)動(dòng)電路單元的級(jí)數(shù)，并按上述連接關(guān)系進(jìn)行連接。本級(jí)柵極驅(qū)動(dòng)電路單元的第一輸出信號(hào)COUT作為下一級(jí)柵極驅(qū)動(dòng)電路單元的輸入控制信號(hào)VIH和上一級(jí)柵極驅(qū)動(dòng)電路單元的反饋信號(hào)RST，第二輸出信號(hào)OUT作為掃描線的驅(qū)動(dòng)信號(hào)及下一級(jí)柵極驅(qū)動(dòng)電路單元的輸入信號(hào)VIL。
[0066]本實(shí)施例的柵極集成驅(qū)動(dòng)電路由于時(shí)鐘信號(hào)CLK上的負(fù)載電容很小，又由于采用流水線時(shí)序，時(shí)鐘頻率比電路工作頻率慢一倍，且只有每級(jí)電路只有一根時(shí)鐘控制線，所以可以取得很低的動(dòng)態(tài)功耗。又由于采用本文提出的新型反相器模塊電路，產(chǎn)生的靜態(tài)漏電流很小，反相器也不需要時(shí)鐘信號(hào)進(jìn)行控制，減少了動(dòng)態(tài)功耗，所以整體電路可以取得很低的功耗。
[0067]實(shí)施例3
[0068]本實(shí)施例的柵極集成驅(qū)動(dòng)電路，與實(shí)施例2相比，去掉了第十八晶體管，略去初始化過程。由于柵極驅(qū)動(dòng)電路采用的新型反相器模塊電路，所以即使沒有初始化過程，QB點(diǎn)也能夠自動(dòng)保持略低于VDD的穩(wěn)定電壓，因此，在沒有輸入的情況下，電路的輸出信號(hào)依然能夠保持穩(wěn)定的低電平。
[0069]如圖5所示，本實(shí)施例的柵極集成驅(qū)動(dòng)電路包括多級(jí)柵極驅(qū)動(dòng)電路單元；本級(jí)柵極驅(qū)動(dòng)電路單元的第一輸出信號(hào)COUT作為下一級(jí)柵極驅(qū)動(dòng)電路單元的輸入控制信號(hào)VIH和上一級(jí)柵極驅(qū)動(dòng)電路單元的反饋信號(hào)RST，第二輸出信號(hào)OUT作為掃描線的驅(qū)動(dòng)信號(hào)及下一級(jí)柵極驅(qū)動(dòng)電路單元的輸入信號(hào)VIL ;
[0070]每級(jí)柵極驅(qū)動(dòng)電路單元包括晶體管Tl?T17和耦合電容Cl?C3，一個(gè)輸入控制信號(hào)VIH，一個(gè)輸入信號(hào)VIL，一個(gè)時(shí)鐘信號(hào)CLK，一個(gè)反饋信號(hào)RST，第一輸出信號(hào)C0UT，第二輸出信號(hào)0UT，正電平VDD，第一負(fù)電平VSSL和第二負(fù)電平VSS ；
[0071]晶體管Tl的柵極、晶體管T7的柵極、晶體管T9