在低電平。
[0025]一種柵極集成驅動器，包括多級柵極驅動電路單元；本級柵極驅動電路單元的第一輸出信號COUT作為下一級柵極驅動電路單元的輸入控制信號VIH和上一級柵極驅動電路單元的反饋信號RST，第二輸出信號OUT作為掃描線的驅動信號及下一級柵極驅動電路單元的輸入信號VIL ;
[0026]每級柵極驅動電路單元包括晶體管Tl?T17和耦合電容Cl?C3，一個輸入控制信號VIH，一個輸入信號VIL，一個時鐘信號CLK，一個反饋信號RST，第一輸出信號C0UT，第二輸出信號0UT，正電平VDD，第一負電平VSSL和第二負電平VSS ；
[0027]晶體管Tl的柵極、晶體管T7的柵極、晶體管T9的柵極分別與輸入控制信號VIH相連，晶體管Tl的第二電極與輸入信號VIL相連，晶體管Tl的第一電極、晶體管T2的第二電極、晶體管Tll的柵極和耦合電容C2 —端相連構成節(jié)點Q，晶體管T2的第一電極與晶體管T3的第二電極、晶體管T4的第二電極相連構成節(jié)點B，晶體管T2的柵極、晶體管T3的柵極、晶體管T12的柵極、晶體管T14、晶體管T16的柵極、晶體管T8的第一電極、晶體管T9的第二電極、晶體管TlO的第二電極和耦合電容Cl 一端相連，構成反相器輸出節(jié)點QB ;晶體管T5的第二電極、晶體管T8的第二電極、晶體管T13的第二電極、晶體管T15的第二電極與正電平VDD相接，晶體管T5的柵級、晶體管T5的第一電極、晶體管T6的第一電極、晶體管T7的第二電極、晶體管T8的柵極、晶體管T17的第一電極和耦合電容Cl另一端相連接，構成節(jié)點A ；晶體管T3的第一電極、晶體管T6的第一電極、晶體管T7的第一電極、晶體管T9的第一電極、晶體管TlO的第一電極、晶體管T12的第一電極、晶體管T14的第一電極與第一負電平VSSL相連；晶體管T4的柵源、晶體管T6的柵極、晶體管TlO的柵極、晶體管T13的柵極、晶體管Tll的第一電極、晶體管T12的第二電極和耦合電容C2另一端相連，構成節(jié)點COUT ;晶體管Tll的第一電極與時鐘信號CLK相連；晶體管T13的第一電極、晶體管T14的第二電極、晶體管T15的柵極和耦合電容C3 —端相連構成節(jié)點DOUT ;晶體管T15的第一電極和T16的第二電極相連構成節(jié)點OUT ;晶體管T16第一電極和第二負電平VSS相連；晶體管T17的柵極、第一電極和反饋信號RST相連；
[0028]所述第一電極為源極，第二電極為漏極；或者
[0029]所述第二電極為源極，第一電極為漏極。
[0030]所述晶體管均為N型的耗盡型薄膜晶體管。
[0031]每級柵極驅動電路單元的驅動方法包括以下步驟:
[0032]信號寫入階段:時鐘控制線CLK為低電平時，輸入控制信號VIH和輸入信號VIL為高電平時，晶體管T1、T7和T9導通，A點和QB點迅速被拉低至第一負電平VSSL，晶體管Τ2、Τ3、Τ12、Τ14和Τ16被關斷，Q點開始被充電至VDD，電荷存儲在耦合電容C2，輸出信號COUT和OUT保持相對應的低電平；
[0033]驅動信號輸出階段:輸入控制信號VIH和輸入信號VIL由高變低，由于輸入控制信號的負電平比輸入信號更低，所以晶體管Tl被完全關斷，晶體管Τ7和T9由于輸入控制信號變低而關斷，這時，時鐘控制線CLK由低變高，由于耦合電容C2的自舉作用，Q點電壓上升得更高，節(jié)點COUT迅速變?yōu)閂DD，B點電壓上升，使得晶體管Τ2被完全關斷，耦合電容C2的電荷得以保持，同時晶體管Τ6和TlO被打開，節(jié)點QB繼續(xù)保持在第一負電平；節(jié)點COUT電壓的上升，使得晶體管Τ13被打開，DOUT點開始充電，當晶體管Τ15被打開的時候，OUT點產生高電平輸出，同時，由于耦合電容C3的自舉，節(jié)點DOUT上升到比VDD更高的電平，并且由于晶體管Τ13的柵源電壓相等，DOUT點的電位在該周期內能夠得到保持，這時，OUT點輸出的高電平達到VDD，實現(xiàn)電路的全擺幅輸出；
[0034]下拉階段:時鐘信號CLK由高變低，本級柵極驅動電路單元的節(jié)點COUT也迅速被拉低至第一負電平，晶體管Τ4、Τ6、TlO和Τ13迅速被關斷，同時，由于下級柵極驅動電路單元的輸出信號COUT由低變高，A點電壓上升，電荷被存儲在耦合電容Cl中，晶體管Τ8被打開，QB點電壓上升，由于耦合電容Cl的自舉，QB點電壓也快速上升到接近VDD，這時晶體管Τ2、Τ3、Τ12、Τ14和Τ16被打開，節(jié)點Q、節(jié)點COUT和節(jié)點DOUT被下拉到第一負電平，節(jié)點OUT被下拉到第二負電平；
[0035]低電平保持階段:反饋信號RST被拉低，節(jié)點A的電壓開始下降，在下一次輸入控制信號VIH和輸入信號VIL到來之前，由于電容Cl的電荷得以保持，所以QB點可以穩(wěn)定保持在高電平，晶體管Τ2、Τ3、Τ12、Τ14和Tl被打開并保持在深度線性區(qū)，輸出信號COUT和OUT穩(wěn)定保持在低電平。
[0036]與現(xiàn)有技術相比，本發(fā)明具有以下優(yōu)點和有益效果:
[0037](I)本發(fā)明的反相器由晶體管Τ1ν_Τ5ν和電容Clv組成，通過利用晶體管Tlv的漏電流使電容Clv的電荷在柵極集成驅動電路低電平保持期間得以保持，使得反相器在反饋信號結束之后，仍然能夠輸出較高電平，同時利用電容Clv的自舉作用，使反相器的輸出能夠迅速切換，滿足高頻要求，并能減少柵極集成驅動電路的功耗。
[0038](2)本發(fā)明的柵極集成驅動電路，采用本發(fā)明的反相器，極大地減少了傳統(tǒng)二極管接法反相器模塊的直流功耗，同時避免了時鐘控制反相器的交流功耗，且每級柵極集成驅動電路僅需要一根時鐘線，有效降低時鐘線的容性負載，顯著降低電路功耗，并減少時鐘跳變對電路的影響；實現(xiàn)低功耗，低噪聲和良好的抗干擾能力，輸出級上拉晶體管與反相器輸出電平跳變較為迅速，能夠實現(xiàn)在較高頻率下工作。電路驅動原理簡單，時鐘控制線少，時序簡單，電路結構簡單，占用面積小。
【附圖說明】
[0039]圖1為本發(fā)明的實施例1的柵極集成驅動電路的反相器的電路圖。
[0040]圖2為本發(fā)明的實施例1的柵極集成驅動電路單元的級聯(lián)方框圖。
[0041]圖3為本發(fā)明的實施例1的柵極集成驅動電路單元的電路圖。
[0042]圖4為本發(fā)明的實施例1的柵極集成驅動電路的時序圖。
[0043]圖5為本發(fā)明的實施例2的柵極集成驅動電路單元的電路圖。
【具體實施方式】
[0044]下面結合實施例，對本發(fā)明作進一步地詳細說明，但本發(fā)明的實施方式不限于此。
[0045]實施例1
[0046]如圖1所示，本實施例的柵極集成驅動電路的反相器，包括有晶體管Tlv、T2v、Τ3ν、Τ4ν、Τ5ν和耦合電容Clv，晶體管Tlv的漏極和T3v的漏極連接正電平VDD，晶體管Tlv的柵極和源極均接晶體管Τ2ν的漏極、晶體管Τ3ν的柵極、晶體管Τ5ν的源極和電容Clv —端；晶體管Τ2ν的柵極和晶體管Τ4ν的柵極接控制信號control，晶體管T5v的柵極和漏極連接反饋信號RSTv，晶體管T2v的源極和晶體管Τ4ν的源極接第一負電平VSSL，晶體管Τ3ν和Τ4ν的漏極接電容Clv的另一端，形成反相器輸出節(jié)點QBv。
[0047]所述晶體管均為N型的耗盡型薄膜晶體管。
[0048]本實施例的反相器工作過程如下:
[0049]控制信號control為高電平且反饋信號RSTv為低電平時，將反相器輸出節(jié)點QBv迅速下拉到第一負電平VSSL ;當控制信號control為低電平且反饋信號RSTv為高電平時，將反相器輸出節(jié)點QBv拉高到正電平VDD。在控制信號control和反饋信號RSTv同時為低電平時，利用大尺寸的晶體管Tlv的漏電流使電容Clv的電荷得以保持，反相器的輸出節(jié)點QB電壓保持略低于正電平VDD。
[0050]實施例2
[0051]如圖2所示，本實施例的柵極集成驅動器，包括多級柵極驅動電路單元:第I級柵極驅動電路單元11，第2級柵極驅動電路單元12，第3級柵極驅動電路單元13，第4級柵極驅動電路單元14，每級的柵極驅動電路單元包含了兩個輸入端VINH與VINL，三個電源端VDD,VSSL與VSS，其中VSSL電壓比VSS更負，一個時鐘信號輸入端CLK，時鐘信號最高電平為VDD，最低電平為VSSL，兩個輸出端COUT與OUT，一個初始化端INIT和一個反饋端RST。
[0052]如圖3所示，每級柵極驅動電路單元包括晶體管Tl?T18和耦合電容Cl?C3，一個輸入控制信號VIH，一個輸入信號VIL，一個時鐘信號CLK，一個反饋信號RS