OA單元的第二時鐘信號端和第M個GOA單元的第一時鐘信號端連接時鐘信號CLK3。
[0030]例如，所述輸入端連接外部的啟動垂直信號端，即STV端(Start Vertical啟動垂直信號)。例如，所述高電平輸入端連接外部的高電平信號輸出端，所述低電平輸入端連接外部的低電平信號輸出端。
[0031 ] 為了減小電路的體積，例如，所述晶體管為場效應晶體管。例如，所述晶體管為MOS場效應晶體管。例如，所述晶體管為PMOS場效應晶體管。如此，不同類型的晶體管對應不同的電路時序圖。結合圖1和圖3，現(xiàn)以所述晶體管為PMOS場效應晶體管為例，對本實用新型作進一步說明:
[0032]開啟信號輸入第一個GOA單元的輸入端IN，第一時鐘信號接入第一時鐘信號端，第二時鐘信號接入第二時鐘信號端，第三時鐘信號接入第三時鐘信號端。
[0033]Tl時間段，輸入端IN為低電平，第一時鐘信號端為低電平，第二時鐘信號端為高電平，第三時鐘信號端為高電平，第一晶體管，第七晶體管，第十一晶體管打開，A點電位為低電平，此時輸出端OUT的輸出信號為低電平。
[0034]T2時間段，輸入端IN為低電平，第一時鐘信號端為高電平，第二時鐘信號端為低電平，第三時鐘信號端為高電平，由于第一電容兩端的電壓不能突變，A點電位維持低電平，第十一晶體管打開，此時輸出端OUT的輸出信號為低電平。
[0035]T3時間段，輸入端IN為高電平，第一時鐘信號端為高電平，第二時鐘信號端為高電平，第三時鐘信號端為低電平，第三晶體管打開，B點電位為低電位，此時A點電位繼續(xù)維持T2時間段的低電位，第十一晶體管打開，此時輸出端OUT的輸出信號為低電平。
[0036]T4時間段，輸入端IN為高電平，第一時鐘信號端為低電平，第二時鐘信號端為高電平，第三時鐘信號端為高電平，第一晶體管，第六晶體管，第八晶體管打開，A點電位為高電平，由于第三電容兩端的電壓不能突變，B點電位維持低電平，第九晶體管，第十晶體管打開，此時輸出端OUT的輸出信號為高電平。
[0037]T5時間段，輸入端IN為高電平，第一時鐘信號端為高電平，第二時鐘信號端為低電平，第三時鐘信號端為高電平，由于第二電容，第三電容兩端電壓不能突變，C點電位維持低電平，B點電位維持低電平，第八晶體管，第九晶體管打開，第十晶體管打開，此時輸出端OUT的輸出信號為高電平。
[0038]T6時間段，輸入端IN為低電平，第一時鐘信號端為高電平，第二時鐘信號端為高電平，第三時鐘信號端為低電平，第二晶體管，第三晶體管，第九晶體管打開，由于第二電容兩端電壓不能突變，C點電位維持低電平，第八晶體管打開，第十晶體管打開，此時輸出端OUT的輸出信號為高電平。
[0039]T7時間段，輸入端IN為低電平，第一時鐘信號端為低電平，第二時鐘信號端為高電平，第三時鐘信號端為高電平，第一晶體管，第七晶體管，第十一晶體管打開，A點電位為低電平，此時輸出端OUT的輸出信號為低電平。
[0040]T8時間段，輸入端IN為低電平，第一時鐘信號端為高電平，第二時鐘信號端為低電平，第三時鐘信號端為高電平，由于第一電容兩端電壓不能突變，A點電位維持低電平，第七晶體管，第十一晶體管打開，此時輸出端OUT的輸出信號為低電平。其中高電平和VGH等電位，低電平和VGL等電位。
[0041]另外，圖1的電路圖與圖4的時序圖、圖2的電路圖與圖3的時序圖、圖2的電路與圖4的時序圖的原理推導類似，此處不再贅述它們的原理推導。
[0042]現(xiàn)以一個具體的實施例對本實用新型作出進一步說明，如圖5所示，例如，像素電路一共有η行(從第I行像素電路至第η行像素電路)，則需要η個這樣的GOA單元電路級聯(lián)，每個GOA單元的輸出信號除了用以驅動像素電路，也作為下一個GOA單元電路的輸入。由于每行像素電路需依次每隔一段固定的時間T(一幀的時間/Μ)接受一樣的電平，所以必須保證后一個GOA單元輸出信號是前一個GOA單元輸出信號延遲T的信號。
[0043]本實用新型的優(yōu)點在于:通過設計GOA單元，提高了 GOA信號的飽和度，提高了GOA驅動信號的穩(wěn)定性能，降低了 GOA單元電路的噪音，使其分別給每一行的像素電路提供必需穩(wěn)定的GOA信號。
[0044]以上所述實施例的各技術特征可以進行任意的組合，為使描述簡潔，未對上述實施例中的各個技術特征所有可能的組合都進行描述，然而，只要這些技術特征的組合不存在矛盾，都應當認為是本說明書記載的范圍。
[0045]以上所述實施例僅表達了本實用新型的幾種實施方式，其描述較為具體和詳細，但并不能因此而理解為對實用新型專利范圍的限制。應當指出的是，對于本領域的普通技術人員來說，在不脫離本實用新型構思的前提下，還可以做出若干變形和改進，這些都屬于本實用新型的保護范圍。因此，本實用新型專利的保護范圍應以所附權利要求為準。
【主權項】
1.一種陣列基板驅動電路，包括若干個陣列基板行驅動單元，其特征在于，所述陣列基板行驅動單元包括若干晶體管、第一電容、第二電容、第三電容、輸入端、第一時鐘信號端、第二時鐘信號端、第三時鐘信號端、高電平輸入端、低電平輸入端和輸出端，若干所述晶體管包括:第一晶體管至第i^一晶體管； 所述第一晶體管的源極連接所述輸入端、柵極連接所述第一時鐘信號端； 所述第二晶體管的源極連接所述第三時鐘信號端、柵極連接所述輸入端； 所述第三晶體管的源極連接所述低電平輸入端、柵極連接所述第三時鐘信號端、所述第三晶體管的漏極連接所述第二晶體管的漏極； 所述第四晶體管的源極連接所述第一時鐘信號端、柵極連接所述第一晶體管的漏極；所述第五晶體管的源極連接所述第二時鐘信號端、柵極連接所述第四晶體管的柵極、漏極通過所述第一電容連接所述第五晶體管的柵極； 所述第六晶體管的源極連接所述低電平輸入端、柵極連接所述第四晶體管的源極、漏極連接所述第四晶體管的漏極并通過所述第二電容連接所述第六晶體管的源極； 所述第七晶體管的源極連接所述高電平輸入端、柵極連接所述第五晶體管的柵極； 所述第八晶體管的柵極連接所述第六晶體管的漏極、漏極連接所述第七晶體管的漏極； 所述第九晶體管的源極連接所述低電平輸入端、柵極連接所述第三晶體管的漏極并通過第三電容連接所述第九晶體管的源極、漏極連接所述第八晶體管的源極； 所述第十晶體管的源極連接所述高電平輸入端、柵極連接所述第八晶體管的漏極、漏極連接所述輸出端； 所述第十一晶體管的源極連接所述低電平輸入端、柵極連接所述第七晶體管的柵極、漏極連接所述第十晶體管的漏極。2.根據(jù)權利要求1所述的陣列基板驅動電路，其特征在于，還包括第十二晶體管和第十三晶體管；所述第十二晶體管的源極連接所述高電平輸入端、柵極連接所述第九晶體管的柵極；所述第十三晶體管的源極連接所述第十二晶體管的漏極、柵極連接所述第八晶體管的柵極、漏極連接所述第五晶體管的柵極。3.根據(jù)權利要求1至2中的任一所述的陣列基板驅動電路，其特征在于，所述晶體管為場效應晶體管。4.根據(jù)權利要求3所述的陣列基板驅動電路，其特征在于，所述晶體管為MOS場效應晶體管。5.根據(jù)權利要求3所述的陣列基板驅動電路，其特征在于，所述晶體管為PMOS場效應晶體管。6.根據(jù)權利要求1所述的陣列基板驅動電路，其特征在于，包括M個陣列基板行驅動單元，第I個陣列基板行驅動單元的輸入端用于連接幀開啟信號端。7.根據(jù)權利要求1所述的陣列基板驅動電路，其特征在于，包括M個陣列基板行驅動單元，第M-2個陣列基板行驅動單元的輸出端連接第M-1個陣列基板行驅動單元的輸入端，第M-1個陣列基板行驅動單元的輸出端連接第M個陣列基板行驅動單元的輸入端。8.根據(jù)權利要求1所述的陣列基板驅動電路，其特征在于，第M-2個陣列基板行驅動單元的第一時鐘信號端，第M-1個陣列基板行驅動單元的第三時鐘信號端和第M個陣列基板行驅動單元的第二時鐘信號端用于連接時鐘信號CLKl ;第^2個陣列基板行驅動單元的第二時鐘信號端，第M-1個陣列基板行驅動單元的第一時鐘信號端和第M個陣列基板行驅動單元的第三時鐘信號端用于連接時鐘信號CLK2 ;第M-2個陣列基板行驅動單元的第三時鐘信號端，第M-1個陣列基板行驅動單元的第二時鐘信號端和第M個陣列基板行驅動單元的第一時鐘信號端用于連接時鐘信號CLK3。9.根據(jù)權利要求1所述的陣列基板驅動電路，其特征在于，所述輸入端用于連接啟動垂直信號端。10.根據(jù)權利要求1所述的陣列基板驅動電路，其特征在于，所述高電平輸入端用于連接高電平信號輸出端，所述低電平輸入端用于連接低電平信號輸出端。
【專利摘要】本實用新型涉及一種陣列基板驅動電路，包括若干個陣列基板行驅動單元，所述陣列基板行驅動單元包括若干晶體管、第一電容、第二電容、第三電容、輸入端、第一時鐘信號端、第二時鐘信號端、第三時鐘信號端、高電平輸入端、低電平輸入端和輸出端，若干所述晶體管包括：第一晶體管至第十一晶體管。上述陣列基板驅動電路，通過設計GOA單元，提高了GOA信號的飽和度，提高了GOA驅動信號的穩(wěn)定性能，降低了GOA單元電路的噪音，使其分別給每一行的像素電路提供必需穩(wěn)定的GOA信號。
【IPC分類】G09G3/32
【公開號】CN204706325
【申請?zhí)枴緾N201520420414
【發(fā)明人】胡中藝, 翁祖?zhèn)? 吳錦坤, 田棟協(xié), 胡君文, 謝志生, 蘇君海, 李建華
【申請人】信利（惠州）智能顯示有限公司
【公開日】2015年10月14日
【申請日】2015年6月16日