Wtb控制器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及車輛控制技術(shù)，尤其涉及一種WTB控制器。
【背景技術(shù)】
[0002]絞線式列車總線(Wire Train Bus，簡(jiǎn)稱WTB)是一種廣泛應(yīng)用于需要?jiǎng)討B(tài)編組的列車車輛的通信總線，能夠在列車車輛的配置發(fā)生變化后，自動(dòng)對(duì)車輛進(jìn)行編組，構(gòu)成新的車輛拓?fù)浣Y(jié)構(gòu)。按照國(guó)際標(biāo)準(zhǔn)IEC61375的規(guī)定，列車通信網(wǎng)絡(luò)包括WTB控制器在內(nèi)的五類設(shè)備，其中，WTB控制器作為核心控制設(shè)備，控制WTB總線上的數(shù)據(jù)收發(fā)。隨著通信技術(shù)的進(jìn)步，國(guó)際標(biāo)準(zhǔn)IEC61375不斷更新，為了滿足WTB總線的應(yīng)用需求，必須對(duì)WTB控制器進(jìn)行升級(jí)。
[0003]目前,現(xiàn)有的列車通信網(wǎng)絡(luò)主要采用現(xiàn)場(chǎng)可編程門陣列(Field ProgrammableGate Array,簡(jiǎn)稱FPGAMtS WTB控制器。由于FPGA的設(shè)計(jì)過(guò)程較復(fù)雜，驗(yàn)證流程較繁瑣，因此，對(duì)WTB控制器的設(shè)計(jì)修改過(guò)程較復(fù)雜，導(dǎo)致產(chǎn)品開(kāi)發(fā)周期和驗(yàn)證周期較長(zhǎng)，嚴(yán)重影響了列車通信網(wǎng)絡(luò)的更新速度。

【發(fā)明內(nèi)容】

[0004]本發(fā)明提供一種WTB控制器，用于解決現(xiàn)有的WTB控制器設(shè)計(jì)修改過(guò)程較復(fù)雜的問(wèn)題，以實(shí)現(xiàn)縮短WTB控制器的開(kāi)發(fā)周期。
[0005]本發(fā)明實(shí)施例提供一種WTB控制器，包括:用于執(zhí)行WTB總線數(shù)據(jù)收發(fā)的數(shù)據(jù)收發(fā)器和用于執(zhí)行WTB總線數(shù)據(jù)處理的數(shù)據(jù)處理器；
[0006]所述數(shù)據(jù)處理器與所述數(shù)據(jù)收發(fā)器連接，所述數(shù)據(jù)處理器用于配置所述數(shù)據(jù)收發(fā)器的工作參數(shù)，以控制所述數(shù)據(jù)收發(fā)器執(zhí)行WTB總線數(shù)據(jù)收發(fā)。
[0007]本發(fā)明實(shí)施例提供的WTB控制器，通過(guò)采用數(shù)據(jù)處理器和數(shù)據(jù)收發(fā)器相結(jié)合的方式，其中，數(shù)據(jù)處理器主要用于配置數(shù)據(jù)收發(fā)器的工作參數(shù)以及對(duì)WTB總線數(shù)據(jù)進(jìn)行解析和處理，數(shù)據(jù)收發(fā)器主要用于接收WTB總線數(shù)據(jù)并進(jìn)行解碼，以及將待發(fā)送數(shù)據(jù)進(jìn)行編碼并發(fā)送至WTB總線，在WTB控制器需要升級(jí)時(shí)，僅修改數(shù)據(jù)處理器的各項(xiàng)運(yùn)行參數(shù)進(jìn)行修改即可，其設(shè)計(jì)過(guò)程較簡(jiǎn)單，解決了現(xiàn)有的WTB控制器設(shè)計(jì)修改過(guò)程較復(fù)雜的問(wèn)題，能夠?qū)崿F(xiàn)縮短WTB控制器的開(kāi)發(fā)周期。
【附圖說(shuō)明】
[0008]圖1為本發(fā)明實(shí)施例提供的WTB控制器的結(jié)構(gòu)示意圖一；
[0009]圖2為本發(fā)明實(shí)施例提供的WTB控制器的結(jié)構(gòu)示意圖二。
【具體實(shí)施方式】
[0010]圖1為本發(fā)明實(shí)施例提供的WTB控制器的結(jié)構(gòu)示意圖一，本實(shí)施例提供的WTB控制器可以應(yīng)用在列車車輛中，與車輛控制系統(tǒng)通過(guò)WTB總線進(jìn)行通信。如圖1所示，該WTB控制器可以包括:用于執(zhí)行WTB總線數(shù)據(jù)收發(fā)的數(shù)據(jù)收發(fā)器I和用于執(zhí)行WTB總線數(shù)據(jù)處理的數(shù)據(jù)處理器2。數(shù)據(jù)處理器2與數(shù)據(jù)收發(fā)器I連接，數(shù)據(jù)處理器2用于配置數(shù)據(jù)收發(fā)器I的工作參數(shù)，以控制數(shù)據(jù)收發(fā)器I執(zhí)行WTB總線數(shù)據(jù)收發(fā)。
[0011 ] 其中，數(shù)據(jù)收發(fā)器I的功能是執(zhí)行WTB總線數(shù)據(jù)收發(fā)，可通過(guò)Al、A2、B1和B2四條通道與車輛控制系統(tǒng)進(jìn)行WTB數(shù)據(jù)傳輸。數(shù)據(jù)收發(fā)器I通過(guò)WTB總線接收到WTB數(shù)據(jù)，進(jìn)行解碼后發(fā)送給數(shù)據(jù)處理器2。并且，數(shù)據(jù)收發(fā)器I接收到數(shù)據(jù)處理器2發(fā)來(lái)的待發(fā)送數(shù)據(jù)，進(jìn)行編碼生成WTB數(shù)據(jù)，通過(guò)WTB總線發(fā)送出去。
[0012]而數(shù)據(jù)處理器2接收到數(shù)據(jù)收發(fā)器I發(fā)來(lái)的解碼后的數(shù)據(jù)，對(duì)該數(shù)據(jù)進(jìn)行存儲(chǔ)和處理，然后生成待發(fā)送數(shù)據(jù)發(fā)送給數(shù)據(jù)收發(fā)器I。
[0013]本實(shí)施例提供的技術(shù)方案將現(xiàn)有技術(shù)中FPGA的工作內(nèi)容拆分成兩部分，分別由數(shù)據(jù)收發(fā)器I和數(shù)據(jù)處理器2來(lái)完成，能夠降低現(xiàn)有的WTB控制器的設(shè)計(jì)難度，解決WTB控制器設(shè)計(jì)修改過(guò)程較復(fù)雜的問(wèn)題，縮短WTB控制器的開(kāi)發(fā)周期。
[0014]下面，對(duì)上述技術(shù)方案進(jìn)行詳細(xì)的舉例說(shuō)明:數(shù)據(jù)處理器2可以包括可編程邏輯器件和編解碼器，其中，編解碼器的一端與WTB總線數(shù)據(jù)線連接，另一端與可編程邏輯器件連接，編解碼器用于將WTB總線發(fā)來(lái)的數(shù)據(jù)進(jìn)行解碼，并提供給可編程邏輯器件，以及將可編程邏輯器件發(fā)送的數(shù)據(jù)進(jìn)行編碼，并發(fā)送至所述WTB總線。
[0015]可編程邏輯器件可以為FPGA或復(fù)雜可編程邏輯器件(Complex ProgrammableLogic Device，簡(jiǎn)稱CPLD)，由于FPGA的數(shù)據(jù)處理速度較快，其實(shí)時(shí)性較高，因此，本實(shí)施例采用FPGA來(lái)執(zhí)行WTB總線數(shù)據(jù)收發(fā)。另外，采用編解碼器用于對(duì)WTB總線數(shù)據(jù)進(jìn)行解碼和對(duì)待發(fā)送數(shù)據(jù)進(jìn)行編碼。編解碼器和可編程邏輯器件的連接關(guān)系可參照?qǐng)D2所示，圖2為本發(fā)明實(shí)施例提供的WTB控制器的結(jié)構(gòu)示意圖二。
[0016]具體的，可選用型號(hào)為XILINX XC6SLX9-2FT256T的FPGA器件，選用兩個(gè)相同的雙通道編解碼器，可對(duì)四個(gè)通道的WTB數(shù)據(jù)進(jìn)行編碼和解碼，可以稱之為第一編解碼器(A通道編解碼器)和第二編解碼器(B通道編解碼器)。其中，第一編解碼器的WTB數(shù)據(jù)傳送引腳AlX和AlY分別與Al通道數(shù)據(jù)線連接，A2X和A2Y引腳分別與A2通道數(shù)據(jù)線連接。另外，第一編解碼器的引腳A_0UT_1-、A_0UT_1+、A_0UT_2-和A_0UT_2+分別與FPGA的對(duì)應(yīng)引腳連接，用于接收兩個(gè)通道的待發(fā)送數(shù)據(jù)，然后，第一編解碼器對(duì)待發(fā)送數(shù)據(jù)進(jìn)行編碼，生成WTB數(shù)據(jù)發(fā)送出去。第一編解碼器的引腳A_IN_1和A_IN_2與FPGA的對(duì)應(yīng)引腳連接，用于將解碼后的WTB數(shù)據(jù)發(fā)送給FPGA。
[0017]與第一編解碼器類似，第二編解碼器的WTB數(shù)據(jù)傳送引腳BlX和BlY分別與BI通道數(shù)據(jù)線連接，B2X和B2Y引腳分別與B2通道數(shù)據(jù)線連接。另外，第二編解碼器的引腳B_0UT_1-、B_0UT_1+、B_0UT_2-和B_0UT_2+分別與FPGA的對(duì)應(yīng)引腳連接，用于接收兩個(gè)通道的待發(fā)送數(shù)據(jù)，然后，第二編解碼器對(duì)待發(fā)送數(shù)據(jù)進(jìn)行編碼，生成WTB數(shù)據(jù)發(fā)送出去。第二編解碼器的引腳B_IN_1和B_IN_2與FPGA的對(duì)應(yīng)引腳連接，用于將解碼后的WTB數(shù)據(jù)發(fā)送給 FPGA。
[0018]上述數(shù)據(jù)收發(fā)器I的主要功能為對(duì)解碼后的WTB總線數(shù)據(jù)進(jìn)行處理，以及對(duì)數(shù)據(jù)收發(fā)器I的工作參數(shù)進(jìn)行配置。因此，數(shù)據(jù)收發(fā)器I可采用設(shè)計(jì)方式較簡(jiǎn)單、驗(yàn)證周期較短的電路結(jié)構(gòu)來(lái)實(shí)現(xiàn)，在國(guó)際標(biāo)準(zhǔn)IEC61375更新后，能夠迅速簡(jiǎn)便地修改數(shù)據(jù)收發(fā)器I的結(jié)構(gòu)和功能，即可實(shí)現(xiàn)升級(jí)WTB控制器。基于數(shù)據(jù)收發(fā)器I的上述功能，本領(lǐng)域技術(shù)人員可設(shè)計(jì)多種電路結(jié)構(gòu)來(lái)實(shí)現(xiàn)，本實(shí)施例提供一種可實(shí)現(xiàn)的方式:采用現(xiàn)有技術(shù)中常用的微處理器作為數(shù)據(jù)處理器2，例如Cortex M3處理器，可采用串行通信方式與FPGA進(jìn)行數(shù)據(jù)交互。
[0019]具體的，以Atmel SAM3U4E Cortex M3處理器為例，其MOSI引腳與FPGA的對(duì)應(yīng)引腳連接，用于通過(guò)串行外設(shè)接口(Serial Peripheral Interface,簡(jiǎn)稱SPI)總線進(jìn)行數(shù)據(jù)傳輸。在對(duì)WTB控制器進(jìn)行設(shè)計(jì)升級(jí)的過(guò)程中，可以修改FPGA的工作參數(shù)，并存儲(chǔ)于CortexM3處理器內(nèi)部的存儲(chǔ)器中。之后，在Cortex M3處理器上電后，通過(guò)SPI總線將工作參數(shù)發(fā)送給FPGA，以實(shí)現(xiàn)對(duì)FPGA的配置，具體可根據(jù)SPI總線的通信協(xié)議將工作參數(shù)以報(bào)文的方式發(fā)送至FPGA。
[0020]另外，上述Cortex M3處理器中的INTO#引腳與FPGA的對(duì)應(yīng)引腳連接，用于通過(guò)該引腳實(shí)現(xiàn)FPGA向Cortex M3處理器發(fā)送中斷申請(qǐng),若Cortex M3處理器響應(yīng)該中斷,貝丨J可以通過(guò)SPI總線讀取解碼后的WTB總線數(shù)據(jù)。
[0021]Cortex M3處理器中的P1引腳與FPGA中對(duì)應(yīng)的10引腳連接，用于通過(guò)該引腳實(shí)現(xiàn)FPGA向Cortex M3處理器發(fā)送工作參數(shù)配置完成響應(yīng)信號(hào)。<