專利名稱：打印機并行接口抗干擾和數(shù)據(jù)傳輸速率協(xié)調控制系統(tǒng)的制作方法
技術領域：
本實用新型涉及計算機技術領域，尤其涉及一種打印機并行接口的抗干擾控制系統(tǒng)。
背景技術：
IEEE1284高速并行接口是目前最為廣泛使用的打印機接口標準之一。在高速打印機的接口設計中，抗干擾能力和數(shù)據(jù)傳輸速率方面的設計質量，對打印機產品的用戶環(huán)境適應性、工作穩(wěn)定性和打印速度有著重要的影響。
隨著PC主機軟硬件性能的高速發(fā)展，目前比較復雜的打印作業(yè)，如漢字激光打印和圖形圖象輸出應用領域，幾乎全部或越來越多地采用傳輸數(shù)據(jù)量較大的光柵圖象壓縮方式，因而對打印機并行口的數(shù)據(jù)傳輸速率的要求越來越高。為了滿足數(shù)據(jù)傳輸速率方面的要求，人們往往不得不犧牲干擾防護方面的性能，因而對主機接口控制器的性能或接口電氣環(huán)境的要求隨之提高。另一方面，為了不過分降低干擾防護能力，目前多數(shù)產品設計中一般又不得不把數(shù)據(jù)傳輸速率限定在500K Byte/S之內，因而對充分發(fā)揮高速激光打印機的性能很不利。
圖1所示的是一種典型的打印機并行接口抗干擾解決方案。xCtrol[3..0]表示打印機并行口的4條輸入控制線nInit，nSelectIn，nAutoFd，nStrobe，；XD[7..0]表示8條雙向數(shù)據(jù)線；xStatus[4..0]表示5條輸出狀態(tài)線Perror，nAck，Busy，nFault，Select。圖2a和圖2b是常規(guī)打印機并行接口常用的抗干擾電原理圖W為限幅保護二極管，Rup為邏輯上拉電阻，T為schmitt反相整形器。在實際電路設計中，一般滿足條件R＜＜Rup，R＜＜Rsr(反相器輸入電阻)，所以R和C的參數(shù)選擇和schmitt整形器的V+和V-參數(shù)，基本上決定了該電路的抗干擾能力和可能達到的數(shù)據(jù)傳輸速率。
典型的RC低通濾波網(wǎng)絡具有電路簡單和硬件成本低等優(yōu)點，但在提高干擾防護能力和數(shù)據(jù)速率方面存在一些難以兼顧的矛盾。例如選擇較大的RC時間常數(shù)對提高干擾防護能力有利，但數(shù)據(jù)傳輸速率方面的性能很容易變劣。例如根據(jù)IEEE1284并行接口規(guī)范，在高速ECP工作模式下的nStrobe信號線的信號脈沖寬度可能小到500ns(參見圖3)。根據(jù)脈沖電路的暫態(tài)分析知識，我們知道為了滿足較大數(shù)據(jù)傳輸速率的要求，RC參數(shù)的選擇一般需要滿足3RC＜500ns。進一步工程估算表明，為了滿足1Mbyte/S左右數(shù)據(jù)速率的要求，該電路可有效濾除的干擾脈沖的最大寬度不容易超過40ns，所以如果在非信號區(qū)間(本例中40ns..500ns)內出現(xiàn)脈沖干擾，那么只要幅度突破schmitt整形器的門檻電壓V+(約1.6V)和V-(約0.8V)，就很可能導致打印誤碼或其他穩(wěn)定性問題。
在主機和打印機的并行口接駁方式中，在設備端觀察到的干擾多以單脈沖“毛刺”形式出現(xiàn)，但跳變振鈴和隨機序列脈沖也偶有發(fā)生實例。如果干擾出現(xiàn)在數(shù)據(jù)線，容易引起打印誤碼問題；如果干擾出現(xiàn)在控制線，除了誤碼之外還往往導致IEEE1284接口協(xié)議狀態(tài)機的混亂。考察上述常規(guī)的解決方法，在干擾有效防護區(qū)(＝＜40ns)和信號區(qū)(＞＝500ns)之間存在一個很寬的過渡區(qū)域，是限制干擾防護和數(shù)據(jù)速率性能提升的外在表現(xiàn)。換言之，如果設法把該過渡區(qū)域的下限提高，但上限保持不變甚至下移，那么等效于同時提升打印機并行接口的上述兩個主要的性能指標，對高速打印機應用很有意義。就目前常見的產品設計應用技術而言，傳統(tǒng)的模擬干擾防護技術很難有效和高性能價格比地解決這類問題。
實用新型內容本實用新型的目的在于提供一種經(jīng)濟實用的數(shù)字化硬件解決方法，使得打印機并行接口的抗干擾能力和數(shù)據(jù)傳輸速率兩方面的潛力都得到更加充分的發(fā)揮，解決或緩沖打印機并行接口的抗干擾與數(shù)據(jù)傳輸速率之間的矛盾，有效彌補上述傳統(tǒng)解決方案的不足。
本實用新型的打印機并行接口抗干擾和數(shù)據(jù)傳輸速率協(xié)調控制系統(tǒng)，包括IEEE1284模塊，打印機控制器模塊，其特征在于打印機并行接口數(shù)據(jù)線輸入回路中加入數(shù)字抗干擾模塊，該數(shù)字抗干擾模塊包括參數(shù)寄存器B，輸入比較器B，延遲計數(shù)器B，延遲比較器B和取樣鎖存器D，其中輸入比較器B接入兩條數(shù)據(jù)線信號，參數(shù)寄存器B接CPU接口，延遲計數(shù)器B接入輸入比較器B的輸出信號，延遲比較器B接入?yún)?shù)寄存器B和延遲計數(shù)器B的輸出，取樣鎖存器D接入數(shù)據(jù)線和延遲比較器B的輸出，IEEE1284模塊接取樣鎖存器D和輸入比較器B的輸出。
上述輸入比較器B還向后繼邏輯IEEE1284協(xié)議模塊提供數(shù)據(jù)線可用的同步指示信號ReadyDy。
本實用新型中的數(shù)據(jù)線信號的輸入可通過RC低通濾波網(wǎng)絡和雙向總線收發(fā)器隔離，但RC參數(shù)選擇應遠離對數(shù)據(jù)速率的設計期望值產生影響的范圍。
本實用新型工作模式如下輸入比較器B比較取樣鎖存器D和數(shù)據(jù)線信號，實時監(jiān)視數(shù)據(jù)信號線的各種跳變。當兩組對應信號線的邏輯電平完全相同時，輸入比較器B輸出無效的計數(shù)控制信號CountEna3，要求對延遲計數(shù)器B進行“復位清0”操作；當兩組對應信號線的邏輯電平不同時，輸入比較器B輸出正有效的計數(shù)控制信號CountEna3，允許延遲計數(shù)器B開始計數(shù)；延遲計數(shù)器B在其計數(shù)值等于或大于參數(shù)寄存器B的預設限值計數(shù)閾值X的值時，產生正有效的取樣控制信號Sample3，要求取樣鎖存器D進行“取樣更新”操作；取樣鎖存器D的更新數(shù)據(jù)直接來自數(shù)據(jù)線信號D[7..0]；取樣鎖存器D向IEEE1284模塊輸出去除了干擾信號的數(shù)據(jù)線輸入信號DI[7..0]。
上述輸入比較器B還向后繼邏輯提供數(shù)據(jù)線可用的同步指示信號ReadyDy。
本實用新型的原理是把打印機并行接口數(shù)據(jù)線輸入信號首先送入數(shù)字抗干擾模塊，去除可能存在的干擾信號之后，再輸出給后繼的IEEE1284邏輯模塊。
本實用新型適合在任一數(shù)據(jù)線上的最大干擾脈沖寬度和持續(xù)時間都不大于Tnoise的干擾模型，其優(yōu)點在于1)準定量地揭示了打印機并行接口抗干擾能力和數(shù)據(jù)傳輸速率之間的內在聯(lián)系及其數(shù)字化轉換方法；2)提出了一套簡單可行的數(shù)字化硬件解決方法3)通過可編程參數(shù)寄存器引入的CPU控制接口，不但可以進一步優(yōu)化控制機制，而且增加了實用系統(tǒng)中時鐘頻率選擇的靈活性；4)解決或緩沖打印機并行接口的抗干擾與數(shù)據(jù)傳輸速率之間的矛盾，使得打印機并行接口的抗干擾能力和數(shù)據(jù)傳輸速率兩方面的潛力都得到更加充分的發(fā)揮；5)本實用新型適用于采用FPGA或者ASIC的產品設計工藝。


圖1典型的打印機并行接口抗干擾原理塊圖圖2a、2b基于RC模擬濾波技術的抗干擾原理圖(nStrobe信號線為例)圖3ECP工作模式下高速并行口的部分信號線的時序圖示例圖4打印機并行口的數(shù)字化抗干擾模塊的引入位置說明圖圖5數(shù)字化抗干擾模塊的基本構成形式圖6數(shù)據(jù)線干擾去除和數(shù)據(jù)速率自動調節(jié)的過程示意圖具體實施方式
圖4給出了打印機并行接口的數(shù)字化抗干擾模塊的引入位置圖。
參看圖5，本實用新型的數(shù)字抗干擾模塊包括參數(shù)寄存器B，輸入比較器B，延遲計數(shù)器B，延遲比較器B和取樣鎖存器D，由可編程參數(shù)寄存器B根據(jù)經(jīng)驗數(shù)據(jù)，設定干擾信號的計數(shù)閾值X的值；輸入比較器B通過比較取樣鎖存器D和數(shù)據(jù)線信號，實時監(jiān)視數(shù)據(jù)信號線的各種跳變。當兩組對應信號線的邏輯電平完全相同時，輸入比較器B將輸出無效的計數(shù)控制信號CountEna3，要求對延遲計數(shù)器B進行“復位清0”操作。當兩組對應信號線的邏輯電平不同時，輸入比較器B將輸出正有效的計數(shù)控制信號CountEna3，允許延遲計數(shù)器B開始計數(shù)；當延遲計數(shù)器B的計數(shù)值等于或大于參數(shù)寄存器B的預設限值計數(shù)閾值X的值時，產生正有效的取樣控制信號Sample3，要求取樣鎖存器D進行“取樣更新”操作；取樣鎖存器D的更新數(shù)據(jù)直接來自數(shù)據(jù)線信號D[7..0]；取樣鎖存器D的輸出就是去除了干擾信號的數(shù)據(jù)線輸入信號DI[7..0]正有效輸出信號ReadyDy表示鎖存器D的輸出數(shù)據(jù)DI[7..0]已經(jīng)穩(wěn)定。
在本結構中由于只對數(shù)據(jù)線信號進行數(shù)字化抗干擾處理，所以需要向后繼邏輯提供數(shù)據(jù)線可用的同步指示信號ReadyDy。
可編程參數(shù)寄存器B提供X限值設置。X限值可以是一個或幾個固定的經(jīng)驗數(shù)據(jù)，也可以通過CPU接口實現(xiàn)動態(tài)最優(yōu)設置，一般需要通過CPU自適應學習算法獲取。
上述計數(shù)閥值X滿足Xmin＝＜X＜Xmax，Xmin＝Round(Tnoise/Tclock)，
Xmax＝Round(Tsignal/Tclock-2)，其中，Xmax表示在最大數(shù)據(jù)傳輸速率期望值限定條件下，預值X的最大取值限制；Round表示對后面計算的結果進行取整運算；Tclock表示取樣時鐘的周期；Tsignal表示受抗干擾處理的信號線中可能出現(xiàn)的最短信號的等效脈沖寬度，也是數(shù)據(jù)傳輸速率期望值的等效參數(shù)；Tnoise表示設計假設的最大的干擾脈沖寬度。
在X的最大取值限定范圍內，預值X取得越大，可有效提供防護的干擾范圍也就越大，但留給IEEE1284模塊的相關應答邏輯的延遲時間裕度也會越小。超過一定的范圍，隨著預值X的上升，在理論上數(shù)據(jù)傳輸速率也會有所下降，但兩者之間幾乎沒有額外的過渡區(qū)域的損失，抗干擾能力和數(shù)據(jù)傳輸速率具有自動轉換的能力。
圖6波形示意圖可用于說明數(shù)據(jù)線干擾消除的過程。仍以ECP工作模式為例，而且假設只有數(shù)據(jù)線受到干擾。圖7中nStrobe表示由主機并行口控制器驅動的原始選通信號線波形；/LpStrb表示選通信號線經(jīng)過數(shù)字抗干擾模塊處理后的對應信號波形；Busy由后繼的IEEE1284模塊產生，是打印機并行接口返回主機的應答信號；D[7..0]表示數(shù)據(jù)線輸入信號，其中陰影部分表示受到序列脈沖干擾，這時數(shù)據(jù)線信號不穩(wěn)定；DI[7..0]表示經(jīng)過消除序列脈沖干擾處理之后的數(shù)據(jù)線信號。nStrobe_1st字節(jié)傳送期間，主機在t0時刻把數(shù)據(jù)送到數(shù)據(jù)線，在t1時刻令選通線nStrobe負有效，因為線路沒有受到干擾，所以D[7..0]信號在延遲了Tnoise之后，準時地在t2時刻反映到ReadyDx＝1和DI[7..0]，導致/LpStrb和Busy信號能夠按照設計節(jié)拍最快發(fā)出，使得主機能夠在t5時刻及時結束該字節(jié)傳送，因此具有較高的數(shù)據(jù)傳輸速率。nStrobe_2nd字節(jié)傳送期間，主機在t6時刻把數(shù)據(jù)送到數(shù)據(jù)線，t7時刻令選通線nStrobe負有效，在主機側雖然有t7-t6＝t1-t0，但因為受到干擾，所以D[7..0]信號在延遲了Tx＝Max(Tnoise，Tnoise_c)之后，在t9時刻才反映到ReadyDx＝1和DI[7..0]，導致主機把該傳送周期順延到t12時刻，使數(shù)據(jù)速率自動調慢。
實側表明，在激光打印機控制器設計中采用本實用新型，在ECP工作模式下的數(shù)據(jù)傳輸速率可以高達1.2M Byte/S以上，比常規(guī)的500Kbyte/S有了很明顯的提高。曾經(jīng)在一個特殊用戶主機干擾環(huán)境下與兩臺國外名牌激光打印機產品進行過一次有趣的對比性測試，結果是國外名牌激光打印機分別采用壓縮光柵圖象驅動和PCL-5代碼驅動，它們在文本和圖象輸出測試時都出現(xiàn)過嚴重的亂碼現(xiàn)象；而采用本實用新型的測試樣機在相同測試環(huán)境下幾乎沒有出現(xiàn)亂碼現(xiàn)象。
權利要求1.一種打印機并行接口抗干擾和數(shù)據(jù)傳輸速率協(xié)調控制系統(tǒng)，包括IEEE1284模塊，打印機控制器模塊，其特征在于打印機并行接口數(shù)據(jù)線輸入回路中加入數(shù)字抗干擾模塊，該數(shù)字抗干擾模塊包括參數(shù)寄存器B，輸入比較器B，延遲計數(shù)器B，延遲比較器B和取樣鎖存器D，其中輸入比較器B接入兩條數(shù)據(jù)線信號，參數(shù)寄存器B接CPU接口，延遲計數(shù)器B接入輸入比較器B的輸出信號，延遲比較器B接入?yún)?shù)寄存器B和延遲計數(shù)器B的輸出，取樣鎖存器D接入數(shù)據(jù)線和延遲比較器B的輸出，IEEE1284模塊接取樣鎖存器D。
2.如權利要求1所述的打印機并行接口抗干擾和數(shù)據(jù)傳輸速率協(xié)調控制系統(tǒng)，其特征在于IEEE1284模塊還接輸入比較器B的輸出。
3.如權利要求1或2所述的打印機并行接口抗干擾和數(shù)據(jù)傳輸速率協(xié)調控制系統(tǒng)，其特征在于數(shù)據(jù)線信號輸入通過RC低通濾波網(wǎng)絡和雙向總線收發(fā)器隔離。
專利摘要本實用新型涉及一種打印機并行接口抗干擾和數(shù)據(jù)傳輸速率協(xié)調控制系統(tǒng)，包括IEEE1284模塊，打印機控制器模塊，其特征在于打印機并行接口數(shù)據(jù)線輸入回路中加入數(shù)字抗干擾模塊，該數(shù)字抗干擾模塊包括參數(shù)寄存器B，輸入比較器B，延遲計數(shù)器B，延遲比較器B和取樣鎖存器D。準定量地揭示了打印機并行接口抗干擾能力和數(shù)據(jù)傳輸速率之間的內在聯(lián)系及其數(shù)字化轉換方法；提出了一套簡單可行的數(shù)字化硬件解決方案；解決或緩沖打印機并行接口的抗干擾與數(shù)據(jù)傳輸速率之間的矛盾，使得打印機并行接口的抗干擾能力和數(shù)據(jù)傳輸速率兩方面的潛力都得到更加充分的發(fā)揮。可廣泛應用于打印機技術領域。
文檔編號G06F3/12GK2690960SQ0326559
公開日2005年4月6日 申請日期2003年6月13日 優(yōu)先權日2003年6月13日
發(fā)明者陳文先, 徐忠良 申請人:上海北大方正科技電腦系統(tǒng)有限公司