專利名稱：一種調(diào)試龍芯cpu和南北橋芯片的裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及計(jì)算機(jī)主板設(shè)計(jì)，具體來說，提供了一種調(diào)試龍芯CPU和北橋、南橋芯片的裝置。
背景技術(shù)：
龍芯3號(hào)系列CPU包括4核心3A，8核心3B，16核心3C的CPU，以及后續(xù)開發(fā)的其他系列的CPU。龍芯3號(hào)CPU是一款通用的多核的CPU，采用MIPS架構(gòu)，完全可以實(shí)現(xiàn)Intel和 AMD X86架構(gòu)CPU的功能，而且性能也比較優(yōu)異，盡管在性能方面比X86CPU還稍微落后一些，但在絕大部分領(lǐng)域可以完全代替X86CPU。盡管龍芯3A和;3B CPU已經(jīng)面世，但一直沒有解決“用”的關(guān)鍵問題，即一直沒有找到與龍芯CPU配套且能正常工作的南北橋chipsets和外圍設(shè)備。為解決龍芯CPU的實(shí)用問題，曾經(jīng)探討了 “龍芯3CPU+SIS公司chipsets”，“龍芯3CPU+NVIDIA公司chipsets，， 的可能性，并研發(fā)了主板樣品，但最終沒有成功。龍芯3系列CPU限于技術(shù)保護(hù)，無法分享X86CPU成功的經(jīng)驗(yàn)，因此存在bug在所難免。在調(diào)試中盡管可以選擇一種芯片組和龍芯CPU進(jìn)行適配，但在適配不成功時(shí)就很難判斷是由于龍芯CPU存在的一些bug造成的，還是因?yàn)樾酒M和龍芯CPU不兼容引起的。 如果原因是前者，可以修改CPU的bug而不用放棄所選擇的芯片組，如果是后者可以再重新選擇一款芯片組。但目前常規(guī)的調(diào)試方法是無法準(zhǔn)確定位原因，幾乎只能亂猜亂試。所以需要尋找一種靈活的調(diào)試方法能準(zhǔn)確的定位適配不成功的原因。在常規(guī)調(diào)試方法中，一旦發(fā)現(xiàn)龍芯CPU存在bug，特別是龍芯HT(Hyper Transp0rt)bus存在bug，如圖1所示。造成龍芯CPU無法和橋片進(jìn)行正常連接時(shí)，幾乎無計(jì)可施，不得不重新修改龍芯CPU的設(shè)計(jì)，只能等下一版龍芯CPU回來重新焊接才能繼續(xù)調(diào)試。另一方面，龍芯CPU和橋片的上下電時(shí)序配合、信號(hào)線的配置在沒有找到適配的橋片前也無法確定，常規(guī)的調(diào)試方法只能靠猜測(cè)假定，可調(diào)節(jié)的余地很小。如圖1所示，常規(guī)的調(diào)試方法，一款芯片組作一種主板，而且設(shè)計(jì)和加工一種主板需要花費(fèi)至少2個(gè)月的時(shí)間，如果再加上調(diào)試的時(shí)間，一種主板的嘗試至少需要花費(fèi)6個(gè)月的時(shí)間，不但費(fèi)錢而且費(fèi)時(shí)。而且現(xiàn)在的調(diào)試方法不能同時(shí)調(diào)試多款芯片組，需要作多各種不同的主板。FPGA (Field Programmable Gate Array)，SP現(xiàn)場(chǎng)可編程門陣列。FPGA具有非常靈活的在線編程特點(diǎn)，能反復(fù)的修改代碼，能模擬出目前常見的IO接口(HT bus、PCIE bus、 serdes等)、能靈活的變換時(shí)鐘頻率、能調(diào)節(jié)信號(hào)的電平，并有在線檢測(cè)信號(hào)的功能。

實(shí)用新型內(nèi)容為解決龍芯CPU選擇適合的北橋、南橋芯片以及調(diào)試難題，使得即使發(fā)現(xiàn)龍芯CPUHT bus存在bug，也能修復(fù)和屏蔽，并繼續(xù)調(diào)試和驗(yàn)證橋片兼容性和其他功能，本實(shí)用新型提出了一種調(diào)試龍芯CPU和北橋、南橋芯片的裝置。一種調(diào)試龍芯CPU和南北橋芯片的裝置，該裝置包括FPGA芯片，HT總線接口以及 HT總線接口開關(guān)，所述裝置通過HT總線接口連接龍芯CPU和北橋芯片的HT總線，所述裝置通過HT控制線和上下電時(shí)序信號(hào)線連接南橋芯片。優(yōu)選的，龍芯CPU與北橋芯片陣腳直接引入FPGA芯片中。優(yōu)選的，所述裝置可以在龍芯CPU的HT總線信號(hào)出現(xiàn)問題時(shí)對(duì)信號(hào)進(jìn)行整形。優(yōu)選的，調(diào)試時(shí)只打開龍芯CPU和被調(diào)試的北橋芯片的HT總線和南橋芯片HT控制線，關(guān)閉其余南北橋芯片的HT總線。較優(yōu)選的，若南橋或北橋調(diào)試不成功則開啟下一個(gè)南橋或北橋芯片HT總線開關(guān)。優(yōu)選的，未明確定義針腳以及不對(duì)應(yīng)的針腳引入FPGA芯片調(diào)試后進(jìn)行相應(yīng)的屏蔽或連接。較優(yōu)選的，所述未明確定義針腳以及不對(duì)應(yīng)的針腳包括上下電時(shí)序信號(hào)和配置信號(hào)。優(yōu)選的，所述裝置通常包括5個(gè)HT接口，其中1個(gè)用來連接龍芯CPU，4個(gè)連接4 塊北橋芯片。通過本實(shí)用新型的裝置，利用FPGA編寫出多組的HT bus接口，可以實(shí)現(xiàn)多款芯片組與龍芯CPU相連，實(shí)現(xiàn)在一塊主板上能同時(shí)調(diào)試多款芯片組。當(dāng)龍芯CPU需要和一組芯片組進(jìn)行調(diào)試時(shí)，把與其他芯片組的連接斷掉，切換靈活節(jié)省了時(shí)間和成本。

圖1是龍芯主板架構(gòu)圖2是本實(shí)用新型調(diào)試裝置
具體實(shí)施方式
本實(shí)用新型利用FPGA編寫出多組的HT bus接口，并把重要的、未明確定義的、不知如何對(duì)應(yīng)連接的信號(hào)線引入到FPGA，使龍芯CPU、不同公司的多款芯片組和FPGA相連，實(shí)現(xiàn)在一塊主板上能同時(shí)調(diào)試多款芯片組。本實(shí)用新型以包括5個(gè)HT接口的調(diào)試裝置為例， 可以同時(shí)調(diào)試4套南北橋。其中一個(gè)HT接口用來連接龍芯CPU，另外4個(gè)連接北橋芯片，南橋芯片通過HT控制線與測(cè)試裝置連接。當(dāng)一個(gè)芯片不能連通時(shí)，可以開啟下一個(gè)芯片的開關(guān)。對(duì)于連接信號(hào)線，龍芯3號(hào)CPU和北橋都是一一對(duì)應(yīng)的，即有16對(duì)接收差分信號(hào)線，2對(duì)接收信號(hào)時(shí)鐘差分對(duì)，2對(duì)接收控制信號(hào)差分對(duì)，16對(duì)發(fā)送差分信號(hào)線，2對(duì)發(fā)送信號(hào)時(shí)鐘差分對(duì)，2對(duì)發(fā)送控制信號(hào)差分對(duì)。所選擇的北橋HT bus符合標(biāo)準(zhǔn)的HT bus協(xié)議，但龍芯3號(hào)CPU的HT bus由于其獨(dú)特的設(shè)計(jì)比標(biāo)準(zhǔn)的HT bus協(xié)議多出了一些額外的、特殊的信號(hào)。在硬件層和協(xié)議層正確的處理這些特殊信號(hào)，既不能影響龍芯CPU自身正常的工作需要，又能和北橋很好的兼容，是一個(gè)比較關(guān)鍵的技術(shù)點(diǎn)。在標(biāo)準(zhǔn)的HT bus協(xié)議中，信號(hào)PWROK、RESET#、LDTSTOP#、LDTREQ# 只有一組，而龍芯HT bus接口信號(hào)有兩組進(jìn)行對(duì)應(yīng)，他們是HT_HI_P0WER0K、HT_HI_RSTn、HT_HI_LDT_ST0Pn、HT_HI_LDT_REQn、HT_L0_P0WER0K、HT_L0_RSTn、HT_L0_LDT_ST0Pn、HT_ L0_LDT_REQn.這些信號(hào)特殊是由龍芯3號(hào)CPU的設(shè)計(jì)特點(diǎn)決定的。龍芯3號(hào)CPU HT bus 是16bit寬，但它有一個(gè)獨(dú)特的設(shè)計(jì)，即能把這16bit寬的總線可以拆分成2個(gè)獨(dú)立Sbit 寬的HT bus使用，每個(gè)Sbit寬的HT bus都可以連接其他的CPU或者橋片。信號(hào)HT_8x2 來決定是按照HT 16bits來使用，還是按照2個(gè)分立的8bits來使用。HT_HI_H0STM0DE、 HT_HI_RSTn、HT_HI_POWEROK、HT_HI_LDT_REQn、HT_HI_LDT_STOPn 是高 8bit HT bus 的信號(hào)線，HT_L0_H0STM0DE、HT_L0_RSTn、HT_L0_P0WER0K、HT_L0_LDT_REQn、HT_L0_LDT_ST0Pn 是低8bit HT bus的信號(hào)線。這些信號(hào)怎樣處理，怎樣和北橋、南橋互連在本實(shí)用新型前沒有規(guī)范可循，本實(shí)用新型把這些信號(hào)線引入到FPGA。龍芯3號(hào)CPU和北橋、南橋芯片中有些重要的、未明確定義的、不知如何對(duì)應(yīng)連接的信號(hào)線也需要引入到FPGA。這類信號(hào)主要是上下電時(shí)序信號(hào)線、配置信號(hào)線。這些信號(hào)線包括1)龍芯3號(hào)CPU系統(tǒng)復(fù)位信號(hào)線SYSRESETN，PCI bus復(fù)位信號(hào)線PCI_RESETN ；2) 南橋上電完成信號(hào)線PWR_G00D，北橋的上電信號(hào)線NB_PWRGD ；3)各個(gè)供電模塊的上電使能信號(hào)和電源OK信號(hào)PWRG00D ；4)龍芯3號(hào)CPU配置信號(hào)線GPIO信號(hào)線，內(nèi)存時(shí)鐘頻率的設(shè)置信號(hào)線，HT bus時(shí)鐘頻率的設(shè)置信號(hào)線。上下電時(shí)序存在的難點(diǎn)是一是龍芯3系列CPU面世后，一直沒有經(jīng)過實(shí)用驗(yàn)證， CPU本身的上下電時(shí)序需要驗(yàn)證；二是龍芯CPU —直沒有找到配套的南北橋芯片組，怎樣和南北橋的上下電時(shí)序配合也是未知數(shù)。通過本裝置把電源模塊和南北橋芯片的上下電時(shí)序控制信號(hào)都連接到FPGA，就可以隨意的根據(jù)需要調(diào)節(jié)這些信號(hào)時(shí)序，一直嘗試到滿足要求為止。
權(quán)利要求1.一種調(diào)試龍芯CPU和南北橋芯片的裝置，其特征在于，該裝置包括FPGA芯片，HT總線接口以及HT總線接口開關(guān)，所述裝置通過HT總線接口連接龍芯CPU和北橋芯片的HT總線，所述裝置通過HT控制線和上下電時(shí)序信號(hào)線連接南橋芯片。
2.如權(quán)利要求1所述的裝置，其特征在于，龍芯CPU與北橋芯片陣腳直接引入FPGA芯片中。
3.如權(quán)利要求1所述的裝置，其特征在于，所述裝置可以在龍芯CPU的HT總線信號(hào)出現(xiàn)問題時(shí)對(duì)信號(hào)進(jìn)行整形。
4.如權(quán)利要求1所述的裝置，其特征在于，調(diào)試時(shí)只打開龍芯CPU和被調(diào)試的北橋芯片的HT總線和南橋芯片HT控制線，關(guān)閉其余南北橋芯片的HT總線。
5.如權(quán)利要求4所述的裝置，其特征在于，若南橋或北橋調(diào)試不成功則開啟下一個(gè)南橋或北橋芯片HT總線開關(guān)。
6.如權(quán)利要求1所述的裝置，其特征在于，未明確定義針腳以及不對(duì)應(yīng)的針腳引入 FPGA芯片調(diào)試后進(jìn)行相應(yīng)的屏蔽或連接。
7.如權(quán)利要求6所述的裝置，其特征在于，所述未明確定義針腳以及不對(duì)應(yīng)的針腳包括上下電時(shí)序信號(hào)和配置信號(hào)。
8.如權(quán)利要求1所述的裝置，其特征在于，所述裝置通常包括5個(gè)HT接口，其中1個(gè)用來連接龍芯CPU，4個(gè)連接4塊北橋芯片。
專利摘要本實(shí)用新型提供了一種調(diào)試龍芯CPU和南北橋芯片的裝置，該裝置包括FPGA芯片，HT總線接口以及HT總線接口開關(guān)，所述裝置通過HT總線接口連接龍芯CPU和北橋芯片的HT總線，所述裝置通過HT控制線和上下電時(shí)序信號(hào)線連接南橋芯片。通過本實(shí)用新型的裝置，利用FPGA編寫出多組的HT bus接口，可以實(shí)現(xiàn)多款芯片組與龍芯CPU相連，實(shí)現(xiàn)在一塊主板上能同時(shí)調(diào)試多款芯片組。當(dāng)龍芯CPU需要和一組芯片組進(jìn)行調(diào)試時(shí)，把與其他芯片組的連接斷掉，切換靈活節(jié)省了時(shí)間和成本。
文檔編號(hào)G06F11/26GK202230470SQ20112015614
公開日2012年5月23日 申請(qǐng)日期2011年5月16日 優(yōu)先權(quán)日2011年5月16日
發(fā)明者劉新春, 姚文浩, 楊曉君, 柳勝杰, 梁發(fā)清, 王暉, 王英, 邵宗有, 鄭臣明, 郝志彬 申請(qǐng)人:曙光信息產(chǎn)業(yè)股份有限公司