專利名稱：使用跳躍陣列和變形華萊士樹的并行乘法器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及并行乘法器，更具體地說(shuō)，涉及使用變形布斯(Booth)算法、跳躍陣列及變形華萊士(Wallace)樹的并行二進(jìn)制乘法器。
并行二進(jìn)制乘法器被廣泛用于各種系統(tǒng)中，例如，高性能計(jì)算機(jī)的ALU(運(yùn)算器)、傳真電報(bào)、數(shù)字信號(hào)處理系統(tǒng)、矩陣乘法器，也可用于專用芯片中，因此已提出許多方法來(lái)減小芯片面積并提高并行二進(jìn)制乘法器的運(yùn)算速度，例如，眾所周知的，通過(guò)使用變形的布斯算法可顯著提高并行乘法器的乘法速度，該變形的布斯算法由John Wiley父子公司公開(kāi)于“Computer Arithmetic”(PP.129-212，1979)及“Nikkei Electronics”(pp.76-89，1978年5月29日)中。
常規(guī)并行乘法器基于各種算法及技術(shù)。在已提出的許多乘法器中，可將有較高級(jí)性能的一般乘法器分為兩種，兩種在其初始步驟中皆用變形布斯算法產(chǎn)生n/2個(gè)部分乘積行，其中n為乘數(shù)Y和被乘數(shù)X兩個(gè)輸入的位數(shù)。這種并行乘法器的最基本部分是多操作數(shù)加法電路，該電路將n/2條部分乘積行彼此相加并減少到兩行。為實(shí)現(xiàn)該加法器電路，要使用全加器陣列和華萊士(Wallace)樹。
將使用陣列的并行乘法器排列為由全加器單元構(gòu)成的二維陣列結(jié)構(gòu)。在這種乘法器中，將當(dāng)前行單元的輸出順序地輸入到下一行單元。這樣，這種乘法器的延遲時(shí)間復(fù)雜度為O(n)并基本為慢的乘法時(shí)間。


圖1示意性地示出使用陣列的常規(guī)并行乘法器總的結(jié)構(gòu)。圖1中，將16位被乘數(shù)X提供給8個(gè)被乘數(shù)加法器單元CL1、CL2、CL3、...CL8，將16位乘數(shù)Y提供給變形布斯編碼器MBE。然后，變形布斯編碼器MBE根據(jù)變形布斯算法對(duì)16位乘數(shù)Y編碼，并將編碼輸出提供給8個(gè)加法器單元CL1、CL2、CL3...CL8，其中每個(gè)編碼輸出為3位的信號(hào)。
第1到第8行加法器單元CL1-CL8分別將被乘數(shù)X加到變形布斯編碼器MBE的編碼輸出，而第一行加法器單元CL1將其輸出提供給第二行加法器單元CL2。然后，第一行加法器單元CL1的輸出值再次加到第二行加法器單元CL2的輸出值上，此外又順序地加上第二行加法器單元CL2的乘積值，最后提供給快速加法器FAD。對(duì)補(bǔ)碼乘法，將兩個(gè)最低位及其補(bǔ)碼的4位從每個(gè)加法器單元提供給快速加法器FAD。這樣，快速加法器FAD的結(jié)果最終為2n位的數(shù)值。在并行乘法器中，如上所述，將每一行輸出順序提供給下面每一行。
因此，兩個(gè)輸入的乘法時(shí)間與輸入位數(shù)成比例地減慢。盡管這種類型乘法器容易地應(yīng)用于位數(shù)少，低速和小芯片面積中，但不適用于高速乘法。
另一方面，使用華萊士樹的并行乘法器具有O(logn)的較快運(yùn)算時(shí)間，但需要不規(guī)則結(jié)構(gòu)的大的芯片面積。這樣，該華萊士樹不適用于小芯片面積和低成本。而且，如圖6所示，在一個(gè)門延遲后提供一個(gè)進(jìn)位輸出，在兩個(gè)門延遲后提供和輸出，因?yàn)樵谝话愕腃MOS或NMOS電路中是用形成和之前處于備用狀態(tài)的進(jìn)位輸出來(lái)獲得和的，因此，不是直接加上前面形成的進(jìn)位輸出。圖2示意性地示出使用華萊士樹的常規(guī)乘法器的總結(jié)構(gòu)而圖5示出該華萊士樹的示意結(jié)構(gòu)。
在使用陣列或華萊士樹的兩種乘法器中，最后步驟是將兩最后行相加。這種常規(guī)乘法器在乘法速度和芯片面積方面仍存在問(wèn)題。這樣就一直存在對(duì)能夠提高乘法速度和芯片面積的更有效乘法器的需求。
本發(fā)明的目的是提供使用變形布斯算法、跳躍陣列和變形華萊士樹的并行乘法器，該乘法器使芯片面積最小并提高了乘法速度。按照本發(fā)明，通過(guò)使用跳躍陣列、變形華萊士樹結(jié)構(gòu)和運(yùn)算時(shí)間復(fù)雜度為O(logn)混合前綴加法器來(lái)提高兩個(gè)輸入的乘法速度。
本發(fā)明另一目的是提供通過(guò)改進(jìn)結(jié)構(gòu)規(guī)則性使芯片面積最小以及通過(guò)使用跳躍陣列和混合前綴加法器使設(shè)計(jì)簡(jiǎn)單的并行乘法器。
本發(fā)明的這些和其它目的、特點(diǎn)、優(yōu)點(diǎn)通過(guò)結(jié)合附圖的最佳實(shí)施例的以下說(shuō)明會(huì)變得更清楚，附圖中圖1為說(shuō)明使用常規(guī)布斯算法的陣列型并行乘法器的圖;
圖2說(shuō)明使用常規(guī)布斯算法和華萊士樹的并行乘法器;
圖3說(shuō)明按照本發(fā)明的并行乘法器;
圖4說(shuō)明按照本發(fā)明的跳躍陣列的結(jié)構(gòu);
圖5說(shuō)明華萊士樹的各個(gè)結(jié)構(gòu)，其中，圖5(A)為常規(guī)華萊士樹而圖5(B)為按照本發(fā)明的變形華萊士樹;
圖6為說(shuō)明按照本發(fā)明的CMOS全加器單元的電路圖，其中圖6(A)為正輸入-負(fù)輸出邏輯，圖6(B)為負(fù)輸入-正輸出邏輯;
圖7為說(shuō)明混合前綴加法器的圖。
參考附圖更詳細(xì)地描述本發(fā)明。
圖3示出按照本發(fā)明的并行乘法器的總的原理結(jié)構(gòu)。圖3中，本發(fā)明包括用于按變形布斯算法對(duì)乘數(shù)Y的值偏碼的變形布斯編碼器MBE，連接到變形布斯編碼器MBE用以由編碼數(shù)值產(chǎn)生被乘數(shù)X的部分積的行以及用以在跳過(guò)預(yù)定跳躍間隔后將部分乘積行相加的跳躍陣列SAP，連接到跳躍陣列SAP以迅速加上由跳躍陣列SAP提供的二進(jìn)制數(shù)的變形華萊士樹MWT，以及連接到變形華萊士樹MWT用于加上由變形華萊士樹提供的兩行的數(shù)值的混合前綴加法器HPA。
首先，使用變形布斯算法產(chǎn)生兩個(gè)n位信號(hào)X和Y的并行乘法的n/2部分乘積行，其中n(＝16)指出輸入信號(hào)的位數(shù)。接著，變形布斯編碼器MBE由乘數(shù)Y產(chǎn)生3＊(n/2)編碼輸出提供給跳躍陣列SAP。然后跳躍陣列SAP通過(guò)被乘數(shù)X和變形布斯編碼器MBE的編碼輸出產(chǎn)生部分積行并提供給變形華萊士樹MWT。
產(chǎn)生部分乘積行的方法和圖1所述的相同。具體地說(shuō)，跳躍陣列SAP將部分乘積從n/2行減小到n/log(n/2)行。該跳躍陣列SAP也改進(jìn)了乘法時(shí)間復(fù)雜度為O(logn)的乘法器結(jié)構(gòu)的規(guī)則性并用簡(jiǎn)單設(shè)計(jì)使芯片面積最小。
其次，使用變形華萊士樹MWT通過(guò)反復(fù)相加將跳躍陣列SAP的結(jié)果減小到兩行。變形華萊士樹MWT由于進(jìn)位輸出設(shè)有備用狀態(tài)而具有比常規(guī)華萊士樹更短的乘法時(shí)間。為改善乘法時(shí)間和芯片面積，跳躍陣列SAP和變形華萊士樹MWT的每個(gè)單元依次由正輸入-負(fù)輸出和負(fù)輸入-正輸出單元加以排列構(gòu)成。
最后，芯片面積小、速度高的混合前綴加法器HPA用于將最后兩行相加。從使用常規(guī)陣列的并行乘法器來(lái)看，本發(fā)明盡管增加了芯片面積，但將乘法時(shí)間從O(n)降低到O(logn)。
再，按照本發(fā)明，帶有跳躍陣列SAP和變形華萊士樹MWT的并行乘法器將復(fù)雜度從O(2n2logn)降到O(n2logn+2n2)從而使芯片面積最小，而乘法時(shí)間盡管和常規(guī)場(chǎng)合等價(jià)地為O(logn)但在低于128位范圍內(nèi)乘法速度更快。
按照該電路，由于2個(gè)n位數(shù)相加由變形布斯編碼器MBE、跳躍陣列SAP、變形華萊士樹MWT和混合前綴加法器HBA的組合實(shí)現(xiàn)，所以輸出變成2n位并使用按變形布斯算法的變形布斯編碼器MBE從乘數(shù)Y產(chǎn)生(n/2)＊3個(gè)編碼輸出行。所以，第i行的三個(gè)編碼輸出如下ONEi= Y2i+ Y2i - 1TWOi=(Y2i+ 1)′Y2i·Y2i - 1+ Y2i+ 1(Y2i)′·(Y2i-1)′NECi= Y2i + 1(Y2i′+(Y2i-1)′其中(0≤i≤n/2-1和Y-1＝0)，符號(hào)“′”指“-”、指邏輯“非”。
由于部分積行從三種編碼輸出行產(chǎn)生，所以可通過(guò)將變形布斯編碼器MBE的輸出行和n位被乘數(shù)加到各加法器單元來(lái)產(chǎn)生n/2條部分積行。第i部分行積的第j位如下Pi，j＝(ONEi·Xj+TWOi·Xj-1)
NEGi(0≤i≤n/2-1，0≤j≤n，X-1＝0和Xn＝Xn-1)當(dāng)下標(biāo)i遞增1時(shí)，該部分積Pi，j左移兩位，使表示列的下標(biāo)j增加2。
用跳躍陣列SAP將部分積行的數(shù)目從n/2減至n/log(n/2)。圖4示出跳躍陣列SAP的結(jié)構(gòu)。跳躍陣列SAP包括一行加法器單元CL11，第二行加法器單元CL12，...，和第八行加法器單元CL18。第一行加法器單元CL1通過(guò)跳躍3行而與第四行加法器單元CL4運(yùn)算，同時(shí)第二行加法器單元CL12與第五行加法器單元運(yùn)算。所以，每一行加法器單元跳躍3行后運(yùn)算。
為使運(yùn)算時(shí)間正比于log(n/2)，確定跳躍間隔為n/(2log(n/2))。然而，n/2部分積行每組n/(2log(n/2))行的log(n/2)組構(gòu)成，其中，前三組由全加器單元同時(shí)相加以致于跳躍間隔為log(n/2)-3而該跳躍陣列SAP操作時(shí)間變?yōu)閘og(n/2)-2。當(dāng)前組每個(gè)單元的進(jìn)位與和輸出提供給下一組的相應(yīng)行，具體地將該進(jìn)位輸出提供給權(quán)重高1的單元。
第i行第j列全加器單元的進(jìn)位輸出Ci，j與和輸出Si，j分別表示如下Ci，j＝fc(Pi，j，Si-n/2log(n/2)，j，Ci-n/2log(n/2)，j-1)Si，j＝fs(Pi，j，Si-n/2log(n/2)，j，Ci-n/2log(n/2)，j-1)而fc和fs分別表示獲得進(jìn)位與和輸出的函數(shù)，三個(gè)自變最的每一個(gè)分別表示加數(shù)，被加數(shù)和進(jìn)位并滿足變換律。另外，i范圍為n/log(n/2)到n/2-1，而j的范圍是2i到2i+n。
另一方面，在Ci，j為0，Si，j等于Pi，j并且0≤i≤n/log(n/2)-1的情形下，那么在i和j的預(yù)定范圍內(nèi)，Pi，j，Si，j和Ci，j被認(rèn)為是0。將n/log(n/2)位行提供給變形華萊士樹MWT以最后減到兩行。由于各單元去掉了進(jìn)位輸出的備用狀態(tài)，該變形華萊士樹MWT有快的運(yùn)算速度。然而，在常規(guī)華萊士樹中，因?yàn)樵撨M(jìn)位輸出處于備用狀態(tài)直至形成和輸出，在一個(gè)門延遲以后產(chǎn)生CMOS全加器單元的進(jìn)位輸出，而使用進(jìn)位輸出另一門延遲后產(chǎn)生和輸出以使該和輸出需要如圖6所示的兩個(gè)門的延遲。為了通過(guò)消去該進(jìn)位輸出的備用狀態(tài)來(lái)減少運(yùn)算時(shí)間，該變形華萊士樹MWT直接產(chǎn)生下一單元的進(jìn)位輸出而沒(méi)有備用狀態(tài)，而各全加器單元如下文所述依次用正輸入-負(fù)輸出和負(fù)輸入-正輸出進(jìn)行布局，作為一實(shí)例，圖5(B)所示變形華萊士樹MWT其芯片面積和常規(guī)華萊士樹尺寸幾乎相同，但乘法速度快。
圖5(A)示出常規(guī)華萊士樹的布局。跳躍陣列SAP的乘法輸出值P0-P8提供給全加器11、21和31。全加器11、21和31的進(jìn)位輸出及和輸出反復(fù)提供給其下一全加器，以最終從兩全加器43和44產(chǎn)生2位輸出。
圖2示出使用變形布斯算法和變形華萊士樹的常規(guī)并行乘法器，而變形華萊士樹具有圖5(A)的類似結(jié)構(gòu)，但其全加器僅由正輸入-負(fù)輸出單元構(gòu)成。全加器44的最終的進(jìn)位及和輸出提供給快速加法器FAD以輸出乘法值。在全加器中，F(xiàn)Apn表示正輸入-負(fù)輸出單元，而FAnp表示負(fù)輸入-正輸出單元。
圖5(B)示出按照本發(fā)明的變形華萊士樹MWT的結(jié)構(gòu)。該變形華萊士樹MWT包含用于接收跳躍陣列SAP的乘法輸出的全加器61、71和81，用于將全加器61、71和81的進(jìn)位輸出相加的全加器91，用于將全加器61、71和81的和輸出相加的全加器92，用于將全加器91和輸出及全加器91、92的進(jìn)位輸出相加的全加器93，以及，用于將全加器93的進(jìn)位輸出和全加器92和93的和輸出相加的全加器94。在該電路中，只用于進(jìn)位輸出的全加器與僅用于和輸出的全加器相分離，以致于不出現(xiàn)備用狀態(tài)。跳躍陣列SAP和變形華萊士樹MWT的每個(gè)單元基本為全加器構(gòu)成。
在該并行乘法器中，由于依次布置有正輸入-負(fù)輸出單元和負(fù)輸入-正輸出單元可同時(shí)減少單元延遲及芯片面積。這樣，便可從單元輸出級(jí)撤除反相器并只經(jīng)單門延遲產(chǎn)生各單元的輸出，并減少了門個(gè)數(shù)。全加器單元的正輸入-負(fù)輸出的邏輯等式如下Cout'＝(cin(a+b)+a·b)'Sum'＝(Cout'(a+b+cin)+a·b·cin)'圖6(A)示出實(shí)現(xiàn)這些等式的CMOS全加器，相反，負(fù)輸入-正輸出的全加器單元的邏輯等式如下Cout＝((cin'+a'·b')·(a'+b'))'Sum＝((Cout+a'·b'·cin')·(a'+b'+cin'))'圖6(B)示出用于實(shí)現(xiàn)該等式的CMOS全加器，其中a，b，Cin分別為輸入信號(hào)，而Cin特指從權(quán)重高1的位提供的進(jìn)位輸入。混合前綴加法器HPA用于該并行乘法器最后一級(jí)以有效執(zhí)行加法。該混合前綴加法器HPA足有較小面積較快運(yùn)算速度的高級(jí)加法器，以便當(dāng)該混合前綴加法器HPA用于乘法器時(shí)，提高總的性能。每個(gè)單元的邏輯函數(shù)如下ⅰ)pg單元(pi，l)'＝(ai+bi)'(gi，l)'＝(ai·bi)'
ⅱ)bp單元(pj，2k+1)'＝(pi，2k·pj，2k)'(gj，2k+1)'＝(pj，2k·gi，2k+gj，2k)'ⅲ)bn單元pj，2k＝((pi，2k-1)'+(pj，2k-1)')'gj，2k＝((pj，2k-1)'+(gi，2k-1)'(gj，2k-1)')'Iⅴ)白單元pi，k＝(pi，k-1)'gi，k＝(gi，k-1)'ⅴ)和單元si＝((ci+(pi，l)'·(ci-l)')((gi，l)'+(ci-l)'))'圖7示出將兩個(gè)16位數(shù)(a16，a15，...a1)和(b16，b15，...b1)相加以得到結(jié)果(S17，S16，...S1)的混合前綴加法器HPA的結(jié)構(gòu)。圖7中，兩個(gè)下標(biāo)P或g分別指出行和列，而ai，bi，ci和Si分別指出第i個(gè)加數(shù)，第j個(gè)被加數(shù)，第i個(gè)進(jìn)位和第i個(gè)和。上述每個(gè)單元包含NMOS和PMOS晶體管。該混合前綴加法器HPA已由本發(fā)明人在IEEE計(jì)算機(jī)設(shè)計(jì)國(guó)際會(huì)誶上以“高速小面積加法電路的VLSI設(shè)計(jì)”為題的文章中公開(kāi)。在本發(fā)明中，通過(guò)使用混合前綴加法器HPA(參考上述IEEE會(huì)議論文)能獲得很快的操作速度。本發(fā)明的并行乘法器對(duì)使用陣列的乘法器來(lái)說(shuō)有較大芯片面積，但可取的是將乘法時(shí)間從O(n)降至O(logn)。
與使用已知為最快的并行乘法算法的常規(guī)華萊士樹的乘法器相比較，使用跳躍陣列SAP和變形華萊士樹MWT的乘法器的芯片面積從O(2n2logn)減小到O(n2logn+2n2)，盡管常規(guī)華萊士樹和該變形華萊士樹MWT的運(yùn)算時(shí)間都是O(logn)但在小于128位的范圍內(nèi)，變形華萊士樹MWT的乘法速度快于常規(guī)華萊士樹，從而具有以下效果。
1)實(shí)現(xiàn)O(logn)的快速乘法，并提高規(guī)則性，使芯片面積最小、設(shè)計(jì)簡(jiǎn)化從而降低制造成本;
2)通過(guò)使用跳躍陣列SAP，改進(jìn)規(guī)則性從而使芯片面積最小并使設(shè)計(jì)簡(jiǎn)化，維持O(logn)的運(yùn)算時(shí)間;
3)通過(guò)使用變形華萊士樹MWT，去掉了進(jìn)位輸出的備用狀態(tài)802而減少運(yùn)算時(shí)間;
4)通過(guò)使用混合前綴加法器HPA，減小運(yùn)算時(shí)間而改進(jìn)規(guī)則性，從而使芯片面積最小;
5)通過(guò)依次排列正輸入-負(fù)輸出單元和負(fù)輸入-正輸出單元，減少了延遲時(shí)間，也減少了門個(gè)數(shù);
6)與使用陣列的并行乘法器相比，雖然其芯片面積大，但運(yùn)算時(shí)間從O(n)降低為O(logn)。進(jìn)一步與只使用常規(guī)華萊士樹的并行乘法器相比較，按照本發(fā)明的使用跳躍陣列SAP和變形華萊士樹MWT的乘法器具有從O(2n2logn)到O(n2logn+2n2)的最小芯片面積而其運(yùn)算時(shí)間在小于128位范圍內(nèi)較快，盡管運(yùn)算時(shí)間復(fù)雜度為O(logn)。
7)因此開(kāi)發(fā)出高級(jí)的并行乘法器和具有高性能的加法器，以及8)由于將本發(fā)明的并行乘法器用于ALU，傳真電報(bào)、數(shù)字信號(hào)處理系統(tǒng)、矩陣乘法器和專用芯片可改進(jìn)其性能。
本發(fā)明并沒(méi)局限于前述實(shí)施例中，所公開(kāi)實(shí)施例的各種變形及本發(fā)明其它實(shí)施例，對(duì)本領(lǐng)域人員參考本發(fā)明的說(shuō)明，是顯而易見(jiàn)的，所以期望所附權(quán)利要求書覆蓋本發(fā)明真實(shí)范圍內(nèi)的任何這種修改或?qū)嵤├?br> 權(quán)利要求
1.一種使用跳躍陣列和變形華萊士樹的并行乘法器，包含有變形布斯編碼器，用以按變形布斯算法對(duì)乘數(shù)編碼并產(chǎn)生編碼輸出，跳躍陣列，用于對(duì)來(lái)自被乘數(shù)的部分積和所述變形布斯編碼器的所述編碼輸出在跳過(guò)預(yù)定間隔后相加，變形華萊士樹，用以高速地將由所述跳躍陣列提供的二進(jìn)制位相加，以及混合前綴加法器，用于對(duì)由所述變形華萊士樹提供的兩個(gè)最后行相加。
2.如權(quán)利要求1所述的并行乘法器，其特征在于所述跳躍陣列由第一到第八行加法器單元構(gòu)成，以便將部分積行數(shù)從n/2減小到n/log(n/2)，跳躍n/(21og(n/2))后所述加法器單元分別與下一地址單元相乘。
3.如權(quán)利要求1所述的并行乘法器，其特征在于所述變形華萊士樹包含三個(gè)第一全加器，用于接收所述跳躍陣列的乘法輸出;第二全加器，用于對(duì)所述三個(gè)第一加法器的進(jìn)位輸出相加，第三全加器，用于對(duì)所述三個(gè)第一加法器的和輸出相加，第四全加器，用于對(duì)所述第二和第三全加器的所述和及進(jìn)位輸出相加，以及第五全加器，用于對(duì)所述第四全加器的進(jìn)位輸出與所述第三及第四全加器的和輸出相加。
4.如權(quán)利要求1所述的并行乘法器，其特征在于，所述混合前綴加法器由pg單元，bp單元，bn單元，白單元及和單元構(gòu)成，這些單元滿足以下等式ⅰ)單元(pi.1)'＝(ai+bi)'(gi.1)'＝(ai·bi)'ⅱ)bp單元(pj.2k+1)'＝(pi，2k·pj.2k)'(gj.2k+1)'＝(pj，2k·gi，2k+gj.2k)'ⅲ)bn單元pj.2k＝((pi.2k-1)'+(pj.2k-1)')'gj.2k＝((pj.2k-1)'+(gi.2k-1)'(gj.2k-1)')'ⅳ)白單元pi.k＝(pi.k-1)'gi.k＝(gi.k-1)'ⅴ)和單元si＝((ci+(pi，1)'·(ci-1)')((gi.1)'+(ci-1)'))'
5.如權(quán)利要求1所述的并行乘法器，其特征在于所述跳躍陣列的所述跳躍間隔為n/(2log(n/2))，所述部分積行用n/(2log(n/2)構(gòu)成一組，跳躍次數(shù)為log(n/2)-3，而跳躍的操作時(shí)間復(fù)雜度為log(n/2)-2。
6.如權(quán)利要求3所述的并行乘法器，其特征在于，所述變形華萊士樹包含三個(gè)第一全加器，用于將所述跳躍陣列的乘法值相加，第二全加器，用于將進(jìn)位輸出相加;第三全加器，用于將和輸出相加，以及用于最后步驟的第四和第五全加器，所述三個(gè)第一和第四全加器包括正輸入-負(fù)輸出單元，而所述第二、第三和第五全加器包括負(fù)輸入-正輸出單元。
7.如權(quán)利要求6所述的并行乘法器，其特征在于所述正輸入-負(fù)輸出單元包括CMOS晶體管，滿足以下等式Cout'＝(cin(a+b)+a·b)'Sum'＝(Cout'(a+b+Cin)+a·b·cin)'
8.如權(quán)利要求6所述的并行乘法器，其特征在于所述負(fù)輸入-正輸出單元包括CMOS晶體管，滿足以下等式Cout＝((cin'+a'·b')·(a'+b'))'Sum＝((Cout+a'·b'·cin')·(a'+b'+cin'))'
9.一種使用跳躍陣列和變形華萊士樹的并行乘法器，它包含用于對(duì)乘數(shù)編碼并按照變形布斯算法產(chǎn)生編碼輸出的變形布斯編碼器，用于產(chǎn)生由被乘數(shù)與所述編碼輸出的乘法操作產(chǎn)生的部分積并在跳過(guò)預(yù)定跳躍間隔后將所述部分積相加的跳躍陣列，用于將所述跳躍陣列產(chǎn)生的二進(jìn)制位相加的變形華萊士樹，以及用于將所述變形華萊士樹產(chǎn)生的最終兩行相加的混合前綴加法器。
10.如權(quán)利要求9所述的并行乘法器，其特征在于所述混合前綴加法器將跳躍陣列和變形華萊士樹用作一般快速加法器。
全文摘要
使用跳躍陣列和變形華萊士樹的并行乘法器包含用于按變形布斯算法編碼乘數(shù)的變形布斯編碼器，用于部分積的跳躍陣列，用于將二進(jìn)制位相加的變形華萊士樹以及將最終兩行相加的混合前綴加法器，其中連續(xù)執(zhí)行O(logn)的快速乘法而沒(méi)有進(jìn)位輸出的等待狀態(tài)，并改進(jìn)了該并行乘法器布局規(guī)則性從而降低了其芯片面積及制造成本。
文檔編號(hào)G06F7/533GK1056939SQ9110037
公開(kāi)日1991年12月11日 申請(qǐng)日期1991年1月15日 優(yōu)先權(quán)日1990年5月31日
發(fā)明者韓鐸敦, 牟相晚 申請(qǐng)人:三星電子株式會(huì)社