專利名稱：半導(dǎo)體存儲器件及半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器件和半導(dǎo)體集成電路，特別涉及通過在場效應(yīng)晶體管(FET)的浮置本體中聚集多數(shù)載流子存儲信息的FBC[浮置本體單元(Floating Body Cell)]存儲器。
背景技術(shù)：
隨著由一個常規(guī)的晶體管和一個具有溝槽電容器和疊置電容器的電容器構(gòu)成的DRAM單元變得越來越小，越來越難以制備DRAM單元。作為可以代替這種DRAM的存儲器單元，現(xiàn)已提出通過在形成于絕緣體上硅(SOI)等之上的FET的浮置溝道本體中聚集多數(shù)載流子而存儲信息的新存儲單元，即FBC(參考日本未審專利申請No.2003-68877和2002-246571)。
FBC具有用于在溝道本體的頂部上形成溝道的主柵極和電容性地耦合在溝道本體底面上而形成的輔助柵極。
有一種形成在部分耗盡的SOI(PD-SOI)上的存儲單元(參考日本專利特許公開No.2003-68877和2002-246571)，以及形成在完全耗盡的SOI(FD-SOI)上的存儲單元(參考日本專利特許公開No.2003-31693)。后一存儲單元是FBC，甚至適用于晶體管變得越來越小并且SOI的硅膜變得越來越薄的情況。
在FBC中，通常，溝道本體需要固定的容量，以便確保存儲信號的量。一種選擇是形成薄埋置氧化膜(BOX)并在溝道本體和襯底之間提供電容量的方法。正好位于FBC陣列下面的襯底電位需要為負電位，由此空穴可以聚集在溝道本體中。
然而，當外圍電路中的一個晶體管、特別是外圍電路中的一個PFET下面的襯底電位變?yōu)樨撾娢粫r，由于埋置氧化膜很薄，因此PFET的背溝道導(dǎo)通，產(chǎn)生影響正常晶體管工作的問題。
另一方面，在FD-SOI上形成FBC時，當設(shè)置有存儲器的外圍電路和FBC存儲器時，不清楚如何設(shè)計邏輯電路的晶體管。
特別是，當P型FET(PFET)和N型FET(NFET)形成在很薄的硅膜上并且襯底電壓以正常方式設(shè)置為0V時，N型多晶硅柵極的PFET的閾值電壓的絕對值太高，NFET變成耗盡型(場效應(yīng)晶體管具有負閾值電壓)，由此不可能實際使用。由于閾值電壓的改變?nèi)Q于硅膜的厚度，對于很薄的硅膜，硅膜厚度的微妙變化將導(dǎo)致閾值電壓的大變化，并產(chǎn)生影響器件穩(wěn)定工作的問題。

發(fā)明內(nèi)容
根據(jù)本發(fā)明一個實施例的半導(dǎo)體存儲器件包括經(jīng)由埋置的絕緣層形成在襯底上的第一半導(dǎo)體層；FBC(浮置本體單元)，具有形成在所述第一半導(dǎo)體層上的浮置型的溝道本體、在所述溝道本體的第一面形成溝道的主柵極、以及在所述第一面的相對面處電容性耦合在第二面上形成的輔助柵極；形成在所述第一半導(dǎo)體層上的邏輯電路，通過所述絕緣層與所述FBC分開，傳送用于所述FBC的信號；第二半導(dǎo)體層，位于所述FBC下面并沿所述埋置絕緣膜的下面形成；以及第三半導(dǎo)體層，位于所述邏輯電路下面并沿所述埋置的絕緣膜的下面形成，其中所述第二和第三半導(dǎo)體層的電位設(shè)置成彼此不同。
此外，根據(jù)本發(fā)明一個實施例的半導(dǎo)體存儲器件包括經(jīng)由埋置的絕緣層形成在襯底上的第一半導(dǎo)體層；FBC(浮置本體單元)，具有形成在所述第一半導(dǎo)體層上的浮置型的溝道本體、在所述溝道本體的第一面形成溝道的主柵極、以及在所述第一面的相對面處電容性耦合在第二面上形成的輔助柵極；以及形成在所述第一半導(dǎo)體層上的邏輯電路，通過所述絕緣膜與所述FBC分開，傳送用于所述FBC的信號；其中所述邏輯電路下面的所述埋置絕緣膜的厚度厚于所述FBC下面的所述埋置絕緣層。
此外，根據(jù)本發(fā)明一個實施例的半導(dǎo)體存儲器件包括經(jīng)由埋置的絕緣膜形成在襯底上的第一半導(dǎo)體層；FBC(浮置本體單元)，具有形成在所述第一半導(dǎo)體層上的浮置型的溝道本體、在所述溝道本體的第一面形成溝道的主柵極、以及在所述第一面的相對面處電容性耦合在第二面上形成的輔助柵極；形成在所述第一半導(dǎo)體層上的邏輯電路，通過絕緣膜與所述FBC分開，傳送用于所述FBC的信號；以及對應(yīng)于所述FBC和所述邏輯電路，在所述埋置的絕緣膜內(nèi)相互隔開地形成的多個多晶硅層或金屬層。
此外，根據(jù)本發(fā)明一個實施例的半導(dǎo)體存儲器件包括經(jīng)由埋置的絕緣膜形成在襯底上的第一半導(dǎo)體層；具有在所述第一半導(dǎo)體層上相互隔開形成的PMOSFET和NMOSFET的CMOS電路；第二半導(dǎo)體層，位于所述PMOSFET下面并沿所述埋置絕緣膜的下面形成；以及第三半導(dǎo)體層，位于所述NMOSFET下面并與所述第二半導(dǎo)體膜隔開，沿所述埋置的絕緣膜的下面形成，其中所述第二和第三半導(dǎo)體層的電位設(shè)置得相互不同，其中所述PMOSFET和所述NMOSFET的背柵沒有導(dǎo)通。


圖1示出了根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器件的剖面圖。
圖2示出了半導(dǎo)體存儲器件的剖面結(jié)構(gòu)圖，其中N擴散層11形成在FBC1下面并且P擴散層12形成在NFET2和PFET3下面。
圖3示出了具有的結(jié)構(gòu)與圖1的結(jié)構(gòu)不同的半導(dǎo)體存儲器件的剖面圖。
圖4示出了具有的結(jié)構(gòu)與圖3的結(jié)構(gòu)不同的半導(dǎo)體存儲器件的剖面圖。
圖5示出了由NFET形成的FD-FBC(全耗盡的FBC)的特性模擬結(jié)果。
圖6示出了形成在FD-SOI上的外圍電路4中N型多晶硅柵極的NFET的特性模擬結(jié)果。
圖7示出了NFET的滯后現(xiàn)象存在或不存在的圖。
圖8示出了NFET的滯后現(xiàn)象存在或不存在的圖。
圖9示出了NFET的滯后現(xiàn)象存在或不存在的圖。
圖10示出了NFET的滯后現(xiàn)象存在或不存在的圖。
圖11示出了形成在FD-SOI上的外圍電路4中的N型多晶硅柵極的PFET3和P型多晶硅柵極的PFET3的特性模擬結(jié)果。
圖12示出了PFET的滯后現(xiàn)象存在或不存在的圖。
圖13示出了PFET的滯后現(xiàn)象存在或不存在的圖。
圖14示出了PFET的滯后現(xiàn)象存在或不存在的圖。
圖15示出了PFET的滯后現(xiàn)象存在或不存在的圖。
圖16為半導(dǎo)體存儲器件的剖面圖，其中為FBC、NFET以及PFET中的每一個設(shè)置N擴散層。
圖17示出了通過SOI晶片5形成的硅芯片的布局圖。
圖18示出了N擴散層11和布線層16之間的連接部分的剖面圖。
圖19示出了由焊盤提供板電壓的例子。
圖20示出了將板電壓設(shè)置成芯片中產(chǎn)生的固定值的例子。
圖21示出了VPL高于VCC＝2.0V，也就是，對應(yīng)于PFET3區(qū)情況的電路圖。
圖22示出了圖20中振蕩器21的詳細結(jié)構(gòu)的電路圖。
圖23示出了篩選芯片時將板電壓設(shè)置到適當值的一個例子的電路圖。
圖24示出了在自動調(diào)節(jié)芯片內(nèi)板電壓的情況下的電路圖。
圖25示出了在自動調(diào)節(jié)芯片內(nèi)板電壓的情況下的電路圖。
圖26示出了根據(jù)本發(fā)明半導(dǎo)體存儲器件的第二實施例的剖面圖。
圖27為使用N襯底的半導(dǎo)體存儲器件的剖面圖，為圖26的改型。
圖28示出了圖26的改型的剖面圖。
圖29示出了根據(jù)本發(fā)明半導(dǎo)體存儲器件的第三實施例的剖面圖。
圖30示出了根據(jù)本發(fā)明半導(dǎo)體存儲器件的第四實施例的剖面圖。
圖31示出了根據(jù)本發(fā)明半導(dǎo)體存儲器件的第五實施例的剖面圖。
圖32示出了根據(jù)本發(fā)明半導(dǎo)體存儲器件的第六實施例的剖面圖。
圖33示出了根據(jù)本發(fā)明半導(dǎo)體存儲器件的第七實施例的剖面圖。
圖34示出了FBC1的溝道本體的濃度設(shè)置為NA＝1.0×1015cm-3、NFET2的溝道本體的濃度設(shè)置為NA＝5.0×1017cm-3、以及PFET3的溝道本體的濃度設(shè)置為ND＝5.0×1017cm-3時的剖面圖。
圖35示出了由P型或N型多晶硅或金屬制成的板51、52以及53埋置在埋置氧化膜10中時的剖面圖。
具體實施例方式
下面參考附圖具體介紹根據(jù)本發(fā)明的半導(dǎo)體存儲器件以及半導(dǎo)體集成電路。
第一實施例圖1示出了根據(jù)本發(fā)明的半導(dǎo)體存儲器件的第一實施例。通過形成FBC(浮置本體單元)1以及具有N型MOSFET(下文稱做NFET)2和P型MOSFET(下文稱做PFET)3的外圍電路4得到圖1的半導(dǎo)體存儲器件，N型MOSFET2和P型MOSFET3通過部分耗盡的SOI(絕緣體上硅)板5上的絕緣層6相互隔開。
SOI板5具有形成在N型硅晶片(N晶片)7上的N型擴散層8、在部分N擴散層8中形成的P型擴散層9、以及形成在N擴散層8和P型擴散層9的頂面上的薄埋置氧化物膜10。在埋置氧化物膜10的頂面上，形成FBC1、NFET2以及PFET3。
P擴散層9形成在FBC1和NFET2下面。N晶片7和N擴散層8的電位Vsub等于2V，P擴散層9的電位VPL設(shè)置為0V。
圖2示出了部分耗盡的SOI上的半導(dǎo)體存儲器件的截面結(jié)構(gòu)圖，在部分耗盡的SOI中，N擴散層11形成在FBC1下面，P擴散層12形成在NFET2和PFET3下面。N擴散層11形成在部分P擴散層12中。在圖2的半導(dǎo)體存儲器件中，P擴散層12下面P晶片13和P擴散層12的電位Vsub設(shè)置為-1V，N擴散層8的電位VPL設(shè)置為-1V。
在圖2中，P擴散層12的電位為負。因此，擔(dān)心構(gòu)成一部分外圍電路4的PFET3的背溝道導(dǎo)通并發(fā)生錯誤操作。
另一方面，在圖1的半導(dǎo)體存儲器件中，P擴散層9設(shè)置在FBC1和NFET2中，N擴散層8設(shè)置在PFET3下面，P擴散層9設(shè)置為0V，N擴散層8設(shè)置為2V。因此，不必擔(dān)心NFET2和PFET3的背柵會導(dǎo)通，并且不會發(fā)生錯誤操作。
圖3示出了具有的結(jié)構(gòu)與圖1的結(jié)構(gòu)不同的半導(dǎo)體存儲器件的剖面圖。在圖3的部分耗盡的SOI上的半導(dǎo)體存儲器件中，相互不同的N擴散層11和N擴散層14分別設(shè)置在FBC1和PFET3下面。在形成于P晶片13上的P擴散層12的一部分中，N擴散層11和14相互隔開形成。FBC1下面的N擴散層11的電位VPL設(shè)置為-1V，PFET3下面的N擴散層14的電位VPL設(shè)置為2V。
即使在圖3的半導(dǎo)體存儲器件中，也不必擔(dān)心NFET2和PFET3的背柵會導(dǎo)通。
圖4示出了具有的結(jié)構(gòu)與圖3的結(jié)構(gòu)不同的部分耗盡的SOI上半導(dǎo)體存儲器件的剖面圖。在圖4的半導(dǎo)體存儲器件中，相互獨立的N擴散層11、15以及14分別設(shè)置在FBC1、NFET2、以及PFET3下面。N擴散層11、15以及14相互分開地形成在P晶片13上，并設(shè)置為不同的電位。FBC1下面的N擴散層11的電位VPL設(shè)置為-1V，N擴散層15的電位VPL設(shè)置為0V，PFET3下面的N擴散層14的電位VPL設(shè)置為2V，P晶片13的電位Vsub設(shè)置為-1V。
甚至在圖4的半導(dǎo)體存儲器件中，也不必擔(dān)心NFET2和PFET3的背柵會導(dǎo)通。
在圖4中，同樣用N晶片7代替P晶片13，用P擴散層代替N擴散層11、15以及14，可以得到類似的效果。此時，將P擴散層的電位設(shè)置得比圖4中的高1V并將N晶片7的電位設(shè)置為3V就是足夠的。
下面介紹表面上的硅層很薄的全耗盡SOI。
圖5示出了NFET形成的FD-FBC(全耗盡的FBC)的特性模擬結(jié)果。在圖5中，L＝0.07μm，tox＝50(＝5×10-7cm)，tsi＝100(＝10-6cm)，tBOX＝100(＝10-6cm)以及溝道本體中的P型雜質(zhì)濃度NA＝1.0×1015cm-3，柵極的材料為N型多晶硅。
從圖5的模擬結(jié)果中，要增加其中存儲數(shù)據(jù)“0”的FBC1的閾值電壓Vth0與其中存儲數(shù)據(jù)“1”的FBC1的閾值電壓Vth1之間的電壓差ΔVth，適當?shù)氖菍⒓s-2V的襯底電壓Vsub的電壓施加到在硅襯底和埋置的氧化膜10之間的界面中存在的N擴散層，其中摻雜了雜質(zhì)使?jié)舛茸兂?.0×1019cm-3以實現(xiàn)低電阻。
圖6示出了形成在FD-SOI上的外圍電路4中N型多晶硅柵極的NFET的特性模擬結(jié)果。在圖6中，假設(shè)L＝0.15μm，tox＝50(＝5×10-7cm)，tsi＝100(＝10-6cm)，tBOX＝100(＝10-6cm)以及NA＝1.0×1015cm-3。
圖6以類似于圖5的方式示出了襯底電壓Vsub與NFET的閾值電壓Vth之間的關(guān)系，NFET具有L＝0.15μm和W＝10μm，并具有存在于在硅晶片和埋置的氧化膜(BOX)10之間的界面中的N擴散層，其中摻雜了雜質(zhì)使?jié)舛茸兂?.0×1019cm-3以實現(xiàn)低電阻。當Vsub＝0V，由于晶體管為耗盡型(具有負閾值電壓)，因此不能使用晶體管。因此，為了將閾值電壓Vth設(shè)置為0.4到0.5V的優(yōu)選值，Vsub需要被設(shè)置成約-1.0V到-1.2V。
在SOI上使用薄膜晶體管作為外圍晶體管時，不僅需要注意閾值自身的絕對值，而且還要注意漏電流的滯后現(xiàn)象。
同樣在硅膜厚或者溝道本體中雜質(zhì)濃度高的PD-SOI上形成晶體管時，可以看到漏電流的這種滯后現(xiàn)象。對于PD-SOI，為防止滯后現(xiàn)象，提供接觸固定溝道本體的電位就足夠了。
另一方面，雖然據(jù)說FD-SOI上的晶體管中沒有PD-SOI上晶體管中看到的滯后現(xiàn)象，但取決于襯底電位Vsub的值，存在多數(shù)載流子聚集在埋置的氧化膜10和襯底之間的界面上的可能性。結(jié)果可能發(fā)生滯后現(xiàn)象。
然而，在FD-SOI的晶體管中，與PD-SOI的情況中不同，不可能在溝道本體中形成接觸以防止滯后現(xiàn)象，原因是在溝道本體中不存在電荷中性區(qū)。
因此，當改變襯底電位以調(diào)節(jié)形成在FD-SOI上的晶體管的閾值電壓時，需要檢查是否在襯底電位發(fā)生漏電流的滯后現(xiàn)象。
圖7到10表示當漏電壓由0V增加到1.5V并從1.5V降低到0V時，具有以上介紹結(jié)構(gòu)的NFET2的漏電流中是否發(fā)生滯后現(xiàn)象。圖7到10示出了Vsub分別為0V、-1.0V、-1.5V以及-2V時的滯后現(xiàn)象狀態(tài)。
從圖中，應(yīng)該理解在-1.5V或更低的襯底電位Vsub處發(fā)生了滯后現(xiàn)象，晶體管特性變得不穩(wěn)定。由于在閾值電壓的設(shè)置中(Vth＝0.4到0.5V)Vsub設(shè)置為-1.0到-1.2V，因此應(yīng)該理解在該范圍內(nèi)的晶體管中沒有發(fā)生滯后現(xiàn)象并且晶體管工作穩(wěn)定。
圖11示出了形成在FD-SOI上的外圍電路4中的N型多晶硅柵極PFET3和P型多晶硅柵極PFET3的特性模擬結(jié)果。在圖11中，假設(shè)L＝0.2μm，tox＝50(＝5×10-7cm)，tsi＝100(＝10-6cm)，tBOX＝100(＝10-6cm)以及ND(溝道本體中N型雜質(zhì)的濃度)＝5.0×1016cm-3。以類似于FBC1的方式，假設(shè)其中雜質(zhì)摻雜到1.0×1019cm-3以便獲得低電阻的N型擴散層被提供在硅晶片和埋置的氧化膜(BOX)10上。
圖11示出了在外圍電路4中PFET3的閾值電壓與襯底電壓Vsub的關(guān)系。在N型多晶硅柵極PFET3的情況中，當Vsub＝0V時，閾值電壓為-1.2V，使用起來太高。另一方面，在P型多晶硅柵極的PFET3的情況中，應(yīng)該理解在0V或更高的電壓Vsub，Vth值很合適。應(yīng)該注意Vsub＝0表示PFET3的源電位(具有較高電位的源或漏)。
同樣當為PFET3時，以類似于NFET2的方式，在漏電流中可能會發(fā)生滯后現(xiàn)象。因此，需要確保滯后現(xiàn)象不會發(fā)生在設(shè)置的襯底電位范圍內(nèi)。
圖12到15表示在PFET3中是否會發(fā)生滯后現(xiàn)象，并且分別示出了Vsub＝-1V、0V、1V以及2V的情況。
如圖12到15所示，在結(jié)構(gòu)的PFET3中，只有當Vsub＞1V時發(fā)生滯后現(xiàn)象，由此在P型多晶硅PFET3的閾值電壓設(shè)置中(Vth＝-0.7到-0.3V)，Vsub設(shè)置得等于或高于0(Vsub＞0V)。應(yīng)該理解當在從0V到1V的范圍內(nèi)調(diào)節(jié)Vsub時，在晶體管中沒有發(fā)生滯后現(xiàn)象，并且晶體管工作穩(wěn)定。
通過以上過程確定FBC1、NFET2以及PFET3的最佳板電位之后，為了將板電壓施加到相同襯底上的SOI晶體管，要考慮圖16中所示的襯底結(jié)構(gòu)。
在圖16的半導(dǎo)體存儲器件中，用于實現(xiàn)低電阻的N擴散層11、15和14形成在FBC1、NFET2以及PFET3下面的襯底與埋置氧化膜10之間的邊界中，N擴散層11、15和14相互隔開。對于N擴散層11、15和14，施加以上介紹的最佳襯底電位，此時為板電位VPL。
在圖16中，對于FBC1下面的N擴散層，VPL設(shè)置為-2V，對于NFET2下面的N擴散層，VPL設(shè)置為-1V，對于PFET3下面的N擴散層，VPL設(shè)置為2.5V。在這些電位中，P型襯底設(shè)置為最低值，以防止PN結(jié)正向偏置和流過大電流。此時，Vsub設(shè)置為-2V。通過這樣設(shè)置，在襯底和N擴散層之間存在的所有PN結(jié)都反偏，由此沒有流過大電流。
圖17示出了由SOI晶片5形成的硅芯片的布局圖。圖17中的照相銅版(halftone)區(qū)為在埋置的氧化膜10下面形成的N擴散層11、15和14的區(qū)域。在施加了-2V的VPL的中心有四個FBC1。在每個相鄰FBC1區(qū)之間的三個位置中，NFET2區(qū)和PFET3區(qū)形成條形。-1V的VPL和2.5V的VPL分別施加到NFET2區(qū)和PFET3區(qū)。NFET2區(qū)和PFET3區(qū)環(huán)繞單元陣列形成。
圖18示出了N擴散層11和布線層16之間的連接部分。如圖所示，布線層16形成在SOI晶片5上。經(jīng)由從SOI晶片5的表面穿過埋置的氧化膜10延伸的接觸18連接布線層16和N擴散層11。
有四種方式將板電位VPL施加到N擴散層11；(1)從芯片外部施加板電位VPL的情況，(2)板電位VPL在芯片中產(chǎn)生的情況，(3)實現(xiàn)在篩選芯片時能夠?qū)咫娢籚PL調(diào)節(jié)到適當?shù)闹?、并對該適當值編程的裝置的情況；以及(4)在芯片中可以自動調(diào)節(jié)板電位VPL的情況。
在情況(1)中，如圖19所示，由對應(yīng)于每個N擴散層的焊盤19施加對應(yīng)的板電壓VPL。
圖20示出了情況(2)的電路圖。電路用在VPL低于GND，即對應(yīng)于NFET2區(qū)的情形下。圖20的電路具有串聯(lián)連接的運算放大器20、振蕩器21、電容器C1、二極管D1和D2、以及電阻器R和r。二極管D1和D2在GND和VPL之間串聯(lián)連接。電容器C1在振蕩器21的輸出端與二極管D1和D2之間連接，在電阻器R和r的連接點處的電壓連接到運算放大器20的正輸入端。VPL高于2.0V的VCC時，對應(yīng)于PFET3區(qū)的電路圖顯示在圖21中。
圖22示出了圖20和21中振蕩器21的詳細結(jié)構(gòu)。振蕩器21為具有CMOS結(jié)構(gòu)的環(huán)形振蕩器21，其中每個具有PMOS晶體管和NMOS晶體管的奇數(shù)個反相器IV1到IV5串聯(lián)并且在最后一級的反相器IV5的輸出反饋到第一級的反相器IV1的輸入。NMOS晶體管Q1連接在第一級的反相器IV1的NMOS晶體管和地端子之間。通過輸入到NMOS晶體管Q1柵極的使能信號，可以控制環(huán)形振蕩器21的振蕩/停止。
圖23為對應(yīng)于情況(3)的電路圖。圖23的電路具有運算放大器20、振蕩器21、電容器C1、二極管D1和D2、電阻器r1到r4和R、熔絲器件f1到f4。串聯(lián)連接的熔絲器件f1和電阻器r1，串聯(lián)連接的熔絲器件f2和電阻器r2，串聯(lián)連接的熔絲器件f3和電阻器r3，以及串聯(lián)連接的熔絲器件f4和電阻器r4相互并聯(lián)連接。每個熔絲器件f1到f4的一端連接到電阻器R，每個電阻器r1到r4的一端連接到VPL。
如果需要，可以用激光熔斷熔絲器件f1到f4，以選擇電阻器r1到r4，由此根據(jù)方程(1)可以調(diào)節(jié)VPL。
VPL＝{(R+r)VREF-rVcc}/R…(1)其中r表示選擇至少一個電阻器r1到r4時的組合電阻。
圖24和25為情況(4)時的電路圖。圖24為對應(yīng)于FBC1和NFET2的電路圖。圖25為對應(yīng)于PFET3的電路圖。
在圖24和25的每一個中，提供運算放大器20、振蕩器21、電容器C1、二極管D1和D2以及電阻器r。VPL施加到圖24中的FBC1或NFET2的板。VPL施加到圖25中PFET3的板。
在圖24和25的每一個中，通過將VPL施加到板監(jiān)測每個晶體管的閾值電壓，通過閾值電壓可以改變VPL自身。
以此方式，即使當各芯片中的硅膜厚度tsi和柵極絕緣膜tox變化并且閾值電壓偏離設(shè)計值時，反饋回路功能和閾值可以自動地設(shè)置為設(shè)計值。
反饋回路中的MOSFET的板需要與其它的隔開，原因是由于板電容太大，反饋回路的時間常數(shù)太高，它需要很多時間將閾值電壓設(shè)置為適當?shù)脑O(shè)置值，往往會發(fā)生振蕩現(xiàn)象。對于具有薄硅層的FD-SOI，晶片之中硅層的厚度tsi變化作用在閾值電壓上的影響很大，由此調(diào)節(jié)功能很重要。
襯底電位Vsub設(shè)置為用于FBC、NFET和PFET的三種電位VPL中的最低電位。
如上所述，在第一實施例的一個例子中，N擴散層14提供在PFET3下面，P擴散層12提供在NFET2下面。并且三種擴散層分別偏置到適當?shù)碾妷?。因此，可以可靠地關(guān)斷NFET2和PFET3的背溝道。同樣在FBC1設(shè)置在其中埋置氧化物膜(BOX)10很厚的PD-SOI上的情況中，可以允許外圍電路4穩(wěn)定地工作。
在隨著SOI晶體管變得越來越精細并且使用FD-SOI時，硅膜厚度降低的情況下，F(xiàn)BC1和CMOS電路可以在最佳的操作條件下工作。根據(jù)實施例，由制備工藝中的波動造成的FD-SOI晶體管的閾值電壓的變化可以自動地調(diào)節(jié)?？梢源_保不僅FBC1而且CMOS電路的穩(wěn)定操作。
(第二實施例)根據(jù)第二實施例，與第一實施例不同，通過P擴散層可以施加FBC1、NFET2以及PFET3的板電位。
圖26示出了根據(jù)本發(fā)明半導(dǎo)體存儲器件的第二實施例的剖面圖。圖26的半導(dǎo)體存儲器件具有形成在P型晶片13的整個面上的N擴散層(N型阱)31，以及相互隔開的在N擴散層31中形成的多個P擴散層32、33以及34。對應(yīng)于FBC1、NFET2以及PFET3分別提供P擴散層32、33和34。向P擴散層32、33和34提供板電位。
由于N型硅的功函數(shù)和P型硅的功函數(shù)之間的差異(1V)影響，要提供與圖16相同的晶體管特性，施加到P擴散層32、33和34的每個電位比圖16中對應(yīng)的電位高1V。將施加到P擴散層32到34的電位中最高的電位0V或負電位施加到N擴散層31。不需要將電位施加到P晶片13并且足以浮置電位。
圖27示出了使用N型晶片7的圖26的改型。在圖27中，P型擴散層41形成在N型晶片7的頂面上。在P擴散層41的頂面上，N擴散層40、42以及43相互隔開形成。分別對應(yīng)FBC1、NFET2以及PFET3提供N擴散層40、42以及43。
圖28示出了圖26的改型剖面圖，示出了使用N型晶片7代替P型晶片13的一個例子。同樣在圖28的例子中，可以采用將襯底偏壓施加到FBC1、外圍NFET2以及外圍PFET3的每一個的以下方法(1)到(4)。
(1)從芯片外部施加襯底偏壓。(2)施加在芯片中產(chǎn)生的固定值。(3)在篩選芯片并編程時將襯底偏壓調(diào)節(jié)到適當?shù)闹怠?4)在芯片中襯底偏壓被自動調(diào)節(jié)。
襯底電位Vsub設(shè)置為用于FBC1、NFET2以及PFET3的三種電位VPL之中的最高電位。
(第三實施例)
在第三實施例中，F(xiàn)BC1的板電位由P擴散層給定，NFET2和PFET3的板電位由N擴散層給定。
圖29示出了根據(jù)本發(fā)明的半導(dǎo)體存儲器件的第三實施例的剖面圖。半導(dǎo)體存儲器件具有形成在P型晶片13以及N擴散層42和43的整個頂面上的P擴散層41，形成在P擴散層41上的N擴散層42和43相互隔開。N擴散層42形成在NFET2下面，N擴散層43形成在PFET3下面。相同的電位施加到P型晶片13以及P擴散層41。
由于P型硅的功函數(shù)和N型硅的功函數(shù)之間約1V的差異影響，在圖29中時，比圖16中高1V的電位施加到P型晶片13，由此實現(xiàn)了具有基本上相同特性的FBC1。因此，在圖29中，為實現(xiàn)與圖16中的FBC1中具有相同特性的FBC1，要施加-1V的電壓Vsub。
對于該實施例也同樣，通過下面的方法可以施加用于FBC1、外圍NFET2以及外圍PFET3的襯底偏壓；(1)從芯片外部施加襯底偏壓；(2)施加芯片中產(chǎn)生的固定值，(3)在篩選芯片并編程時將襯底偏壓調(diào)節(jié)到適當?shù)闹担?4)在芯片中襯底偏壓被自動調(diào)節(jié)。
襯底電位Vsub設(shè)置為用于FBC1、NFET2以及PFET3的三種電位VPL之中的最低電位。
(第四實施例)在第四實施例中，F(xiàn)BC1和NFET2的板電位由P擴散層給定，PFET3的板電位由N擴散層給定。
圖30示出了根據(jù)本發(fā)明的半導(dǎo)體存儲器件的第四實施例的剖面圖。圖30的半導(dǎo)體存儲器件具有形成在N型晶片7、多個P擴散層44和45的整個頂面上的N擴散層8，P擴散層44和45相互隔開地形成在部分N擴散層8內(nèi)。P擴散層44形成在FBC1下面，P擴散層45形成在NFET2下面。
將2.5V的Vsub施加到N型晶片7，P擴散層44設(shè)置為-1V的VPL，P擴散層45設(shè)置為0V的VPL。
同樣在第四實施例中，通過下面的方法可以施加用于FBC1、外圍NFET2以及外圍PFET3的襯底偏壓；(1)從芯片外部施加襯底偏壓；(2)施加芯片中產(chǎn)生的固定值，(3)在篩選芯片并編程時將襯底偏壓調(diào)節(jié)到適當?shù)闹担?4)在芯片中襯底偏壓被自動調(diào)節(jié)。
襯底電位Vsub被設(shè)置為用于FBC1、NFET2以及PFET3的三種電位VPL之中的最高電位。
(第五實施例)第五實施例涉及使用具有厚硅層的PD-SOI晶片5的情況。
圖31示出了根據(jù)本發(fā)明半導(dǎo)體存儲器件的第五實施例的剖面圖，并示出了FBC1中埋置氧化物膜10的厚度與外圍電路4中的不同的一個例子。
圖31的半導(dǎo)體存儲器件具有形成在P型晶片頂面上的埋置氧化膜10，以及對應(yīng)于FBC1的位置形成的N擴散層11。僅在部分外圍電路4中埋置氧化膜10形成得厚。
由于部分外圍電路4中的埋置氧化膜10形成得厚，即使P型晶片設(shè)置為-1V，也不必擔(dān)心PFET3的背溝道導(dǎo)通。
同樣在第五實施例中，通過下面的方法可以施加用于FBC1、外圍NFET2以及外圍PFET3的襯底偏壓；(1)從芯片外部施加襯底偏壓；(2)施加芯片中產(chǎn)生的固定值，(3)在篩選芯片并編程時將襯底偏壓調(diào)節(jié)到適當?shù)闹担?4)在芯片中襯底偏壓被自動調(diào)節(jié)。
襯底電位Vsub設(shè)置為用于FBC1、NFET2以及PFET3的三種電位VPL之中的最低電位。
(第六實施例)在第六實施例中，在使用具有厚硅層的PD-SOI晶片5時，所有的器件可以設(shè)置為相同襯底偏置。
圖32示出了根據(jù)本發(fā)明的半導(dǎo)體存儲器件的第六實施例的剖面圖。圖32的半導(dǎo)體存儲器件具有形成在P型晶片整個頂面上的P擴散層41，以及形成在P擴散層41的頂面上的埋置氧化膜10。僅在部分外圍電路4中埋置氧化膜10形成得厚。
(第七實施例)在第七實施例中，F(xiàn)BC部分形成在FD-SOI上，外圍電路部分在PD-SOI上。
圖33示出了根據(jù)本發(fā)明半導(dǎo)體存儲器件的第七實施例的剖面圖。圖33的半導(dǎo)體存儲器件的外圍電路部分的基本結(jié)構(gòu)與圖31的相同，F(xiàn)BC1的溝道本體的濃度NA等于1.0×1015cm-3，NFET2的溝道本體的濃度NA等于5.0×1017cm-3，PFET3的溝道本體的濃度NB等于5.0×1017cm-3。
通過FD-SOI形成FBC1，然而通過PD-SOI形成外圍電路4中的NFET2和PFET3。BOX在FBC1陣列部分中形成得薄并且在外圍電路4部分中形成得厚。
具有了該結(jié)構(gòu)，外圍電路4的晶體管特性不取決于襯底電位，并且對于FBC1的板電位，可以通過N擴散層施加-2V。
可選地，也可以使用圖34所示的剖面結(jié)構(gòu)代替圖33中所示的結(jié)構(gòu)。在圖34中，基本結(jié)構(gòu)與圖33相同。FBC1的板電位由P型擴散層給定，Vsub等于-1V。
在以上實施例中，介紹了一組VCC(＝2.0V)和VSS(＝0V)用做外圍電路4的電源電壓的情況。本發(fā)明還適用于提供了多組電源電壓的情況。此時，采用其中埋置氧化膜(BOX)10下的擴散層對于每個電源電壓隔開并且施加最佳電壓的結(jié)構(gòu)就足夠了。
在以上實施例中，通過埋置氧化膜(BOX)10下面的擴散層施加電位。然而，本發(fā)明不限于該結(jié)構(gòu)。例如，可以通過注入了N型雜質(zhì)或P型雜質(zhì)的多晶硅層施加電壓。
此外，如圖35所示，還可以將由P型或N型多晶硅或金屬制成的板51、52和53埋置在埋置氧化膜10中并施加電位。在圖35的例子中，將-2V的VPL施加到FBC1下面的N型多晶硅制成的板51，-1V的VPL施加到NFET2下面的板52，2.5V的VPL施加到PFET3下面的板53。
可以基于陣列單元設(shè)置FBC1下的板51?？蛇x地，實施例還可以應(yīng)用到具有沿每個字線提供板的雙柵極結(jié)構(gòu)的FBC1。
雖然在以上每個實施例中介紹了具有FBC1的半導(dǎo)體存儲器件，但是本發(fā)明也適用于不具有FBC1的半導(dǎo)體集成電路。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，包括經(jīng)由埋置的絕緣層形成在襯底上的第一半導(dǎo)體層；浮置本體單元，具有形成在所述第一半導(dǎo)體層上的浮置型的溝道本體、在所述溝道本體的第一面形成溝道的主柵極、以及在所述第一面的相對側(cè)處電容性耦合在第二面上形成的輔助柵極；形成在所述第一半導(dǎo)體層上的邏輯電路，通過絕緣膜與所述浮置本體單元分開，傳送用于所述浮置本體單元的信號；第二半導(dǎo)體層，位于所述浮置本體單元下面并沿所述埋置絕緣膜的下面形成；以及第三半導(dǎo)體層，位于所述邏輯電路下面并沿所述埋置絕緣膜的下面形成，其中所述第二和第三半導(dǎo)體層被設(shè)置成電位彼此不同。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其中所述邏輯電路為具有PMOSFET和NMOSFET的CMOS電路，所述第二半導(dǎo)體層位于所述浮置本體單元和所述NMOSFET下面；以及所述第三半導(dǎo)體層位于所述PMOSFET下面。
3.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其中所述邏輯電路為具有PMOSFET和NMOSFET的CMOS電路，所述第三半導(dǎo)體層具有相互隔開形成的第四和第五半導(dǎo)體層；并且所述第四半導(dǎo)體層位于所述PMOSFET下面，并形成在所述埋置絕緣膜的底面上；所述第五半導(dǎo)體層位于所述NMOSFET下面，并形成在所述埋置絕緣膜的底面上；并且所述第二、第四和第五半導(dǎo)體層被設(shè)置成電位彼此不同。
4.根據(jù)權(quán)利要求3的半導(dǎo)體存儲器件，其中所述襯底為p型；并且所述第二、第四和第五半導(dǎo)體層為n型。
5.根據(jù)權(quán)利要求3的半導(dǎo)體存儲器件，其中所述襯底為n型；并且所述第二、第四和第五半導(dǎo)體層為p型。
6.根據(jù)權(quán)利要求3的半導(dǎo)體存儲器件，其中所述襯底為p型；并且所述第二、第四和第五半導(dǎo)體層為p型。
7.根據(jù)權(quán)利要求3的半導(dǎo)體存儲器件，其中所述襯底為n型；并且所述第二、第四和第五半導(dǎo)體層為n型。
8.根據(jù)權(quán)利要求3的半導(dǎo)體存儲器件，其中所述第五半導(dǎo)體層的電位設(shè)置為在所述NMOSFET的漏電壓和漏電流之間不會發(fā)生滯后現(xiàn)象的電位。
9.根據(jù)權(quán)利要求3的半導(dǎo)體存儲器件，其中所述第四半導(dǎo)體層的電位設(shè)置為在所述PMOSFET的漏電壓和漏電流之間不會發(fā)生滯后現(xiàn)象的電位。
10.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，還包括從外部設(shè)置所述第二和第三半導(dǎo)體層電壓的電壓設(shè)置端。
11.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，還包括基于芯片中產(chǎn)生的內(nèi)部電壓分別設(shè)置所述第二和第三半導(dǎo)體層電壓的電壓產(chǎn)生電路。
12.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，還包括多個熔絲電路，所述熔絲電路在多個備選電壓中選擇一個電壓作為所述第二和第三半導(dǎo)體層的電壓。
13.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，還包括自動調(diào)節(jié)電路，所述自動調(diào)節(jié)電路通過設(shè)置所述浮置本體單元和所述外圍電路的板電壓為所述第二和第三半導(dǎo)體層的電壓，監(jiān)測所述浮置本體單元和所述外圍電路的閾值電壓，并基于監(jiān)測的結(jié)果將所述第二和第三半導(dǎo)體層的電壓調(diào)節(jié)到設(shè)計的電壓。
14.根據(jù)權(quán)利要求13的半導(dǎo)體存儲器件，其中所述自動調(diào)節(jié)電路具有監(jiān)測所述閾值電壓的監(jiān)測晶體管，它的板與其它電路的板隔開。
15.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其中所述第二和第三半導(dǎo)體層的至少一個由多晶硅制成。
16.一種半導(dǎo)體存儲器件，包括經(jīng)由埋置的絕緣膜形成在襯底上的第一半導(dǎo)體層；浮置本體單元，具有形成在所述第一半導(dǎo)體層上的浮置型的溝道本體、在所述溝道本體的第一面形成溝道的主柵極、以及在所述第一面的相對面處電容性耦合在第二面上形成的輔助柵極；形成在所述第一半導(dǎo)體層上的邏輯電路，通過所述絕緣膜與所述浮置本體單元分開，傳送用于所述浮置本體單元的信號；其中所述邏輯電路下面的所述埋置絕緣膜的厚度厚于所述浮置本體單元下面的所述埋置絕緣膜的厚度。
17.一種半導(dǎo)體存儲器件，包括經(jīng)由埋置的絕緣膜形成在襯底上的第一半導(dǎo)體層；浮置本體單元，具有形成在所述第一半導(dǎo)體層上的浮置型的溝道本體、在所述溝道本體的第一面形成溝道的主柵極、以及在所述第一面的相對面處電容性耦合在第二面上形成的輔助柵極；形成在所述第一半導(dǎo)體層上的邏輯電路，通過所述絕緣膜與所述浮置本體單元分開，傳送用于所述浮置本體單元的信號；其中所述浮置本體單元的第一半導(dǎo)體層比所述邏輯電路的第一半導(dǎo)體層薄。
18.根據(jù)權(quán)利要求16的半導(dǎo)體存儲器件，其中所述邏輯電路的溝道區(qū)的雜質(zhì)高于所述浮置本體單元的溝道區(qū)。
19.一種半導(dǎo)體存儲器件，包括經(jīng)由埋置的絕緣膜形成在襯底上的第一半導(dǎo)體層；浮置本體單元，具有形成在所述第一半導(dǎo)體層上的浮置型的溝道本體、在所述溝道本體的第一面形成溝道的主柵極、以及在所述第一面的相對面處電容性耦合在第二面上形成的輔助柵極；形成在所述第一半導(dǎo)體層上的邏輯電路，通過所述絕緣膜與所述浮置本體單元分開，傳送用于所述浮置本體單元的信號；以及對應(yīng)于所述浮置本體單元和所述邏輯電路，在所述埋置絕緣膜內(nèi)相互隔開地形成的多個多晶硅層或金屬層。
20.一種半導(dǎo)體集成電路，包括經(jīng)由埋置的絕緣層形成在襯底上的第一半導(dǎo)體層；具有在所述第一半導(dǎo)體層上相互隔開形成的PMOSFET和NMOSFET的CMOS電路；第二半導(dǎo)體層，位于所述PMOSFET下面并沿所述埋置絕緣膜的下面形成；以及第三半導(dǎo)體層，位于所述NMOSFET下面并與所述第二半導(dǎo)體層隔開，沿所述埋置絕緣膜的下面形成，其中所述第二和第三半導(dǎo)體層被設(shè)置成電位彼此不同，其中所述PMOSFET和所述NMOSFET的背溝道沒有導(dǎo)通。
21.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路，其中所述襯底為p型；并且所述襯底設(shè)置為不大于所述第二和第三半導(dǎo)體層的給定電位中的較低電位。
22.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路，其中所述襯底為n型；并且所述襯底設(shè)置為不小于所述第二和第三半導(dǎo)體層的給定電位中的較高電位。
23.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路，還包括將所述第二或第三半導(dǎo)體層的電壓調(diào)節(jié)到設(shè)計電壓的自動調(diào)節(jié)電路，其中所述自動調(diào)節(jié)電路具有監(jiān)測在反饋回路插入的閾值電壓的監(jiān)測晶體管，所述PMOSFET和所述NMOSFET中的至少一個提供板電位。
24.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路，其中所述監(jiān)測晶體管的板節(jié)點與其它電路的板隔開。
全文摘要
根據(jù)本發(fā)明的半導(dǎo)體存儲器件包括經(jīng)由埋置的絕緣層形成在襯底上的第一半導(dǎo)體層；浮置本體單元，具有形成在所述第一半導(dǎo)體層上的浮置型的溝道本體、在所述溝道本體的第一面形成溝道的主柵極、以及在所述第一面的相對面處電容性耦合在第二面上形成的輔助柵極；形成在所述第一半導(dǎo)體層上的邏輯電路，通過絕緣膜與所述浮置本體單元分開，傳送用于所述浮置本體單元的信號；第二半導(dǎo)體層，位于所述浮置本體單元下面并沿所述埋置絕緣膜的下面形成；以及第三半導(dǎo)體層，位于所述邏輯電路下面并沿所述埋置絕緣膜的下面形成，其中所述第二和第三半導(dǎo)體層被設(shè)置成電位彼此不同。
文檔編號G11C11/403GK1577871SQ20041006177
公開日2005年2月9日 申請日期2004年6月30日 優(yōu)先權(quán)日2003年6月30日
發(fā)明者大澤隆 申請人:株式會社東芝