半導(dǎo)體集成電路裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本申請涉及半導(dǎo)體集成電路裝置(或者半導(dǎo)體裝置)的器件(Device)構(gòu)造以及半導(dǎo)體集成電路裝置(或者半導(dǎo)體裝置)的制造方法，能夠應(yīng)用于集成了例如互補型MISFET(Metal Insulator Semiconductor Field Effect Transistor:金屬絕緣體半導(dǎo)體場效應(yīng)晶體管)的器件等。
【背景技術(shù)】
[0002]日本特開2010-62182號公報(專利文獻I)或者與其對應(yīng)的美國專利第8067807號公報(專利文獻2)涉及LCD (Liquid Crystal Display:液晶顯示器)驅(qū)動器(Driver) IC(Integrated Circuit Device:集成電路器件)。在其中公開了如下的LCD驅(qū)動器芯片:具有具有P型和N型的各種深度的阱區(qū)域的雜質(zhì)摻雜區(qū)域構(gòu)造，并且，混載有低耐壓M0S(MetalOxide Semiconductor:金屬氧化物半導(dǎo)體)FET和高耐壓MOSFET0
[0003]日本特開2005-210005號公報(專利文獻3)涉及可變電容范圍大的變?nèi)荻O管(Varactor)。其中公開了如下技術(shù):在N講(Well)的表面的柵極(Gate)電極(對置的電容器電極)下設(shè)置P型反摻雜(Counter Dope)層。
[0004]日本特開2004-235577號公報(專利文獻4)或者與其對應(yīng)的美國專利第6999296號公報(專利文獻5)涉及變?nèi)荻O管(電壓控制可變電容元件)。其中公開了如下的變?nèi)荻O管元件:將P型半導(dǎo)體基板的表面的N阱和多晶硅(Polysilicon)柵極電極作為電容電極。
[0005]日本特開2004-311752號公報(專利文獻6)或者與其對應(yīng)的美國專利第7211875號公報(專利文獻7)涉及相對于端子間電壓的變化的電容變化的追隨性優(yōu)良的電壓控制型電容元件。其中公開了如下的器件構(gòu)造:在將N阱和柵極電極作為兩極電極的電壓控制型電容元件中，在柵極電極的兩側(cè)的N阱的表面設(shè)置P+型雜質(zhì)摻雜區(qū)域，將它們連接于接地電位。
[0006]日本特開2008-283090號公報(專利文獻8)涉及具有排列為陣列狀的電阻元件的LCD驅(qū)動器芯片。其中公開了如下的雜質(zhì)摻雜區(qū)域構(gòu)造:具有P型以及N型的各種深度的阱區(qū)域。
[0007]日本特開2009-21546號公報(專利文獻9)或者與其對應(yīng)的美國專利公開2012-37965號公報(專利文獻10)涉及具有高耐壓MISFET的IXD驅(qū)動器芯片。其中公開了如下技術(shù):作為IXD驅(qū)動器IC芯片(Chip)而混載有低耐壓MOS (Metal OxideSemiconductor:金屬氧化物半導(dǎo)體)FET以及高耐壓MOSFET0
[0008]現(xiàn)有技術(shù)文獻專利文獻
專利文獻1:日本特開2010-62182號公報；
專利文獻2:美國專利第8067807號公報；
專利文獻3:日本特開2005-210005號公報； 專利文獻4:日本特開2004-235577號公報；
專利文獻5:美國專利第6999296號公報；
專利文獻6:日本特開2004-311752號公報；
專利文獻7:美國專利第7211875號公報；
專利文獻8:日本特開2008-283090號公報；
專利文獻9:日本特開2009-21546號公報；
專利文獻10:美國專利公開2012-37965號公報。

【發(fā)明內(nèi)容】

[0009]發(fā)明要解決的課題
在IXD驅(qū)動器IC芯片等顯示裝置驅(qū)動用IC芯片中，在輸入和輸出電路中多采用運算放大器(Opamp)電路，作為其補償用電容器(Compensat1n Capacitor)，中耐壓芯片內(nèi)電容器為必須的。
[0010]在產(chǎn)品領(lǐng)域中成本競爭力非常重要，因此，多采用面積效率良好的MIS電容。但是，與在VCO (Voltage-Controlled Oscillator:壓控振蕩器)電路等中多采用的所謂的變?nèi)荻O管(Varactor )不同，謀求電容的電壓依賴性盡量小的特性。
[0011]因此，追加附加的工藝來降低電容的電壓依賴性，但是，存在工藝成本上升的問題。
[0012]以下對用于解決這樣課題的方案等進行說明，其他課題與新的特征根據(jù)本說明書的記述以及附圖而變得明顯。
[0013]用于解決課題的方案
若對在本申請中公開的實施方式中的代表性的實施方式的概要簡單地說明，則如下所述那樣。
[0014]S卩，本申請的一個實施方式的概要如下:由第一導(dǎo)電型低耐壓阱區(qū)域構(gòu)成在半導(dǎo)體集成電路裝置上的I/o電路等中所使用的第一導(dǎo)電型中耐壓芯片內(nèi)MIS電容的半導(dǎo)體基板側(cè)電容電極。
[0015]發(fā)明效果
若對在本申請中公開的實施方式中的代表性的實施方式所得到的效果簡單地說明，則如下所述那樣。
[0016]S卩，根據(jù)前述本申請的一個實施方式，能夠降低工藝成本。
【附圖說明】
[0017]圖1是用于例示作為本申請的一個實施方式的半導(dǎo)體集成電路裝置中的芯片布局的一例的IXD驅(qū)動器芯片的布局的芯片上表面整體圖。
[0018]圖2是用于對圖1的主要部分剖面的構(gòu)造以電位關(guān)系為中心進行說明的示意性器件剖面圖(低耐壓MISFET和高耐壓MISFET)。
[0019]圖3是用于對圖1的主要部分剖面的構(gòu)造以電位關(guān)系為中心進行說明的示意性器件剖面圖(中耐壓MISFET和中耐壓電容元件)。
[0020]圖4是圖2的N溝道型低耐壓MISFET及其周邊的更具體的器件剖面圖。
[0021]圖5是圖2的P溝道型低耐壓MISFET及其周邊的更具體的器件剖面圖。
[0022]圖6是圖3的N溝道型中耐壓MISFET及其周邊的更具體的器件剖面圖。
[0023]圖7是圖3的P溝道型中耐壓MISFET及其周邊的更具體的器件剖面圖。
[0024]圖8是圖3的N型中耐壓MIS電容及其周邊的更具體的器件剖面圖。
[0025]圖9是示出在圖8的部分中形成到第一層金屬布線時的構(gòu)造的器件剖面圖。
[0026]圖10是圖3的P型中耐壓MIS電容及其周邊的更具體的器件剖面圖。
[0027]圖11是示出圖2和圖3的高耐壓MISFET和中耐壓MIS電容的周邊的具體構(gòu)造的廣區(qū)域器件剖面圖。
[0028]圖12是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(N型高耐壓阱區(qū)域引入工序)的各主要部分器件剖面圖。
[0029]圖13是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(N型中耐壓阱區(qū)域引入工序)的各主要部分器件剖面圖。
[0030]圖14是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(元件隔離區(qū)域形成工序)的各主要部分器件剖面圖。
[0031]圖15是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(P型中耐壓阱區(qū)域引入工序)的各主要部分器件剖面圖。
[0032]圖16是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(P型低耐壓阱區(qū)域引入工序)的各主要部分器件剖面圖。
[0033]圖17是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(N型低耐壓阱區(qū)域引入工序)的各主要部分器件剖面圖。
[0034]圖18是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(柵極絕緣膜成膜工序)的各主要部分器件剖面圖。
[0035]圖19是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(多晶硅膜成膜工序)的各主要部分器件剖面圖。
[0036]圖20是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(多晶硅膜摻雜工序)的各主要部分器件剖面圖。
[0037]圖21是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(柵極電極加工工序)的各主要部分器件剖面圖。
[0038]圖22是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(低耐壓源極漏極延伸區(qū)域引入工序)的各主要部分器件剖面圖。
[0039]圖23是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(中耐壓源極漏極延伸區(qū)域引入工序)的各主要部分器件剖面圖。
[0040]圖24是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(側(cè)壁隔離物絕緣膜形成工序)的各主要部分器件剖面圖。
[0041]圖25是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(N+型源極漏極區(qū)域等引入工序)的各主要部分器件剖面圖。
[0042]圖26是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(P+型源極漏極區(qū)域等引入工序)的各主要部分器件剖面圖。
[0043]圖27是用于對本申請的前述一個實施方式的半導(dǎo)體集成電路裝置的制造方法中的主要部分工藝的一例進行說明的制造工序中途(硅化物膜形成工序)的各主要部分器件剖面圖。
[0044]圖28是用于對在同一 N型高耐壓阱區(qū)域內(nèi)設(shè)置有中耐壓電容和中耐壓MISFET的變形例進行說明的與圖3對應(yīng)的示意性器件剖面圖(中耐壓MISFET和中耐壓電容元件)。
[0045]圖29是用于對考慮了確保與中耐壓區(qū)域的邊界的耐壓的變形例2進行說明的與圖3 (圖28)對應(yīng)的示意性器件剖面圖(中耐壓MISFET和中耐壓電容元件)。
[0046]圖30是圖29的P型中耐壓MIS電容及其周邊的更具體的器件剖面圖。
[0047]圖31是用于對與前述實施方式(包括變形例)相關(guān)的技術(shù)課題進行補充說明的示出前述實施方式的電容元件的具體應(yīng)用電路的一例的電路圖。
[0048]圖32是用于對前述一個實施方式的半導(dǎo)體集成電路裝置的布局等進行說明的示意性器件剖面圖。
【具體實施方式】
[0049]實施方式的概要
首先，對在本申請中所公開的代表性的實施方式的概要進行說明。
[0050]1.一種半導(dǎo)體集成電路裝置，包括以下:
(a)半導(dǎo)體基板，具有第一主面；
(b)第一N型低耐壓阱區(qū)域，形成在所述半導(dǎo)體基板的所述第一主面內(nèi)；
(c)P溝道型低耐壓MISFET，形成在所述第一N型低耐壓阱區(qū)域的表面區(qū)域；
(d)第二N型低耐壓阱區(qū)域，在所述半導(dǎo)體基板的所述第一主面內(nèi)與所述第一 N型低耐壓阱區(qū)域同時形成；以及
Ce) N型中耐壓MIS電容，設(shè)置在所述第二 N型低耐壓阱區(qū)域的表面區(qū)域，耐壓比所述P溝道型低耐壓MISFET高，將所述第二 N型低耐壓阱區(qū)域作為一個電容電極。
[0051]2.在方案I所述的半導(dǎo)體集成電路裝置中，所述N型中耐壓MIS電容的另一個電容電極是N型多晶娃電極。
[0052]3.在方案I或者2所述的半導(dǎo)體集成電路裝置中，所述半導(dǎo)體基板是P型硅單晶基板。
[0053]4.在方案I?3的任一項所述的半導(dǎo)體集成電路裝置中，還包括以下:
Cf)第一 P型低耐壓阱區(qū)域，形成在所述半導(dǎo)體基板的所述第一主面內(nèi)；
(g)N溝道型低耐壓MISFET，形成在所述第一 P型低耐壓阱區(qū)域的表面區(qū)域形成；
(h)第二P型低耐壓阱區(qū)域，在所述半導(dǎo)體基板的所述第一主面內(nèi)與所述第一 P型低耐壓阱區(qū)域同時形成；以及
(i)P型中耐壓MIS電容，設(shè)置在所述第二 P型低耐壓阱區(qū)域的表面區(qū)域，耐壓比所述N溝道型低耐壓MISFET高，將所述第二 P型低耐壓阱區(qū)域作為一個電容電極。
[0054]5.在方案I?4的任一項所述的半導(dǎo)體集成電路裝置中，所述半導(dǎo)體集成電路裝置是顯示裝置驅(qū)動用。
[0055]6.在方案I?4的任一項所述的半導(dǎo)體集成電路裝置中，所述半導(dǎo)體集成電路裝置是液晶顯示裝置驅(qū)動用。
[0056]7.在方案4?6的任一項所述的半導(dǎo)體集成電路裝置中，還包括以下:
(j )第一 N型高耐壓阱區(qū)域，以平面性地內(nèi)包所述第一 P型低耐壓阱區(qū)域的方式在所述半導(dǎo)體基板的所述第一主面內(nèi)形成，比所述第一 P型低耐壓阱區(qū)域深；以及
(k)第二 N型高耐壓阱區(qū)域，以平面性地內(nèi)包所述第二 P型低耐壓阱區(qū)域的方式在所述半導(dǎo)體基板的所述第一主面內(nèi)形成，比所述第二 P型低耐壓阱區(qū)域深，與所述第一 N型高耐壓阱區(qū)域同時形成。
[0057]8.在方案2?7的任一項所述的半導(dǎo)體集成電路裝置中，還包括以下:
(I)閾值電壓調(diào)整用N型摻雜區(qū)域，形成在所述第一 N型低耐壓阱區(qū)域的溝道區(qū)域；以及
(m)電容N型摻雜區(qū)域，在所述第二N型低耐壓阱區(qū)域的所述另一個電容電極所對置的表面附近區(qū)域與所述閾值電壓調(diào)整用N型摻雜區(qū)域同時形成。
[0058]9.在方案I?8的任一項所述的半導(dǎo)體集成電路裝置中，還包括以下:
(η)第三N型高耐壓阱區(qū)域，在所述半導(dǎo)體基板的所述第一主面內(nèi)比所述第二 P型低耐壓阱區(qū)域深且與所述第一 N型高耐壓阱區(qū)域同時形成；
(ο)第一 N型中耐壓阱區(qū)域，在所述半導(dǎo)體基板的所述第一主面內(nèi)以被所述第三N型高耐壓阱區(qū)域平面性地內(nèi)包的方式形成；
(P) P溝道型中耐壓MISFET，形成在所述第一 N型中耐壓阱區(qū)域的表面區(qū)域；
(q)所述第二 P型低耐壓阱區(qū)域，在所述半導(dǎo)體基板的所述第一主面內(nèi)以被所述第三N型高耐壓阱區(qū)域平面性地內(nèi)包的方式形成；以及
Cr) P型中耐壓MIS電容，設(shè)置在所述第二 P型低耐壓阱區(qū)域的表面區(qū)域，耐壓比所述P溝道型低耐壓MISFET高，將所述第二 P型低耐壓阱區(qū)域作為一個電容電極。
[0059]10.在方案9所述的半導(dǎo)體集成電路裝置中，還包括以下:
(s)第一 P型中耐壓阱區(qū)域，在所述半導(dǎo)體基板的所述第一主面內(nèi)以與所述第一 N型中耐壓阱區(qū)域和所述第二 P型低耐壓阱區(qū)域接壤的方式設(shè)置在它們之間。
[0060]11.一種半導(dǎo)體集成電路裝置，包括以下: (a)半導(dǎo)體基板，具有第一主面；
(b)第一P型低耐壓阱區(qū)域，形成在所述半導(dǎo)體基板的所述第一主面內(nèi)；
(c)N溝道型低耐壓MISFET，形成在所述第一 P型低耐壓阱區(qū)域的表面區(qū)域；
(d)第二P型低耐壓阱區(qū)域，在所述半導(dǎo)體基板的所述第一主面內(nèi)與所述第一 P型低耐壓阱區(qū)域同時形成；以及
Ce) P型中耐壓MIS電容，設(shè)置在所述第二 P型低耐壓阱區(qū)域的表面區(qū)域，耐壓比所述N溝道型低耐壓MISFET高，將所述第二 P型低耐壓阱區(qū)域作為一個電容電極。
[0061]12.在方案11所述的半導(dǎo)體集成電路裝置中，所述P型中耐壓MIS電容的另一個電容電極是P型多晶硅電極。
[0062]13.在方案11或12所述的半導(dǎo)體集成電路裝置中，所述半導(dǎo)體基板是P型硅單晶基板。
[0063]14.在方案11?13的任一項所述的半導(dǎo)體集成電路裝置中，還包括以下:
Cf)第一 N型低耐壓阱區(qū)域，形成在所述半導(dǎo)體基板的所述第一主面內(nèi)；
(g)P溝道型低耐壓MISFET，形成在所述第一 N型低耐壓阱區(qū)域的表面區(qū)域；
(h)第二N型低耐壓阱區(qū)域，在所述半導(dǎo)體基板的所述第一主面內(nèi)與所述第一 N型低耐壓阱區(qū)域同時形成；以及
(i ) N型中耐壓MIS電容，設(shè)置在所述第二 N型低耐壓阱區(qū)域的表面區(qū)域，耐壓比所述P溝道型低耐壓MISFET高，將所述第二 N型低耐壓阱區(qū)域作為一個電容電極。
[0064]15.在方案11?14的任一項所述的半導(dǎo)體集成電路裝置中，所述半導(dǎo)體集成電路裝置是顯示裝置驅(qū)動用。
[0065]16.在方案11?14的任一項所述的半導(dǎo)體集成電路裝置中，所述半導(dǎo)體集成電路裝置是液晶顯示裝置驅(qū)動用。
[0066]17.在方案14?16的任一項所述的半導(dǎo)體集成電路裝置中，還包括以下:
(j )第一 N型高耐壓阱區(qū)域，以平面性地內(nèi)包所述第一 P型低耐壓阱區(qū)域的方式在所述半導(dǎo)體基板的所述第一主面內(nèi)形成，比所述第一 P型低耐壓阱區(qū)域深；以及
(k)第二 N型高耐壓阱區(qū)域，以平面性地內(nèi)包所述第二 P型低耐壓阱區(qū)域的方式在所述半導(dǎo)體基板的所述第一主面內(nèi)形成，比所述第二 P型低耐壓阱區(qū)域深，與所述第一 N型高耐壓阱區(qū)域同時形成。
[0067]18.在方案12?17的任一項所述的半導(dǎo)體集成電路裝置中，還包括以下:
(I)閾值電壓調(diào)整用P型摻雜區(qū)域，形成在所述第一 P型低耐壓阱區(qū)域的溝道區(qū)域；以及
(m)電容P型摻雜區(qū)域，在所述第二P型低耐壓阱區(qū)域的所述另一個電容電極所對置的表面附近區(qū)域與所述閾值電壓調(diào)整用P型摻雜區(qū)域同時形成。
[0068]19.在方案11?18的任一項所述的半導(dǎo)體集成電路裝置中，還包括以下:
(η)第三N型高耐壓阱區(qū)域，在所述半導(dǎo)體基板的所述第一主面內(nèi)比所述第二 P型低耐壓阱區(qū)域深且與所述第一 N型高耐壓阱區(qū)域同時形成；
(ο)第一 N型中耐壓阱區(qū)域，在所述半導(dǎo)體基板的所述第一主面內(nèi)以被所述第三N型高耐壓阱區(qū)域平面性地內(nèi)包的方式形成；
(P) P溝道型中耐壓MISFET，形成在所述第一 N型中耐壓阱區(qū)域的表面區(qū)域； (q)所述第二 P型低耐壓阱區(qū)域，在所述半導(dǎo)體基板的所述第一主面內(nèi)以被所述第三N型高耐壓阱區(qū)域平面性地內(nèi)包的方式形成；以及
Cr) P型中耐壓MIS電容，設(shè)置在所述第二 P型低耐壓阱區(qū)域的表面區(qū)域，耐壓比所述P溝道型低耐壓MISFET高，將所述第二 P型低耐壓阱區(qū)域作為一個電容電極。
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