半導(dǎo)體集成電路制造的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體涉及半導(dǎo)體集成電路，更具體地，涉及半導(dǎo)體集成電路的制造方法。
【背景技術(shù)】
[0002]半導(dǎo)體集成電路(IC)工業(yè)已然經(jīng)歷了快速發(fā)展。IC設(shè)計(jì)和材料的技術(shù)進(jìn)步產(chǎn)生了數(shù)代1C，其中，每一代都比前一代具有更小且更復(fù)雜的電路。在IC演進(jìn)的過程中，在幾何尺寸(即，可以使用制造工藝創(chuàng)建的最小組件(或線))減小的同時(shí)，通常增加了功能密度(即，每芯片面積的互連器件的數(shù)量)。
[0003]這種按比例縮小處理通常通過提高生產(chǎn)效率并降低相關(guān)成本來提供益處。這種按比例縮小還增加了 IC處理和制造的復(fù)雜性。為實(shí)現(xiàn)這些進(jìn)步，需要IC處理和制造的類似發(fā)展。當(dāng)通過多種技術(shù)節(jié)點(diǎn)按比例縮小諸如金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)的半導(dǎo)體器件時(shí)，促進(jìn)晶體管和其他器件之間的布線的導(dǎo)電線和相關(guān)介電材料的互連在IC性能改進(jìn)中發(fā)揮著更為重要的作用。盡管制造IC器件的現(xiàn)有方法通常足以滿足它們的期望目的，但是它們不是在所有方面都完全令人滿意。例如，開發(fā)用于互連結(jié)構(gòu)的更耐用金屬插塞形成件存在挑戰(zhàn)。期望對(duì)該區(qū)域進(jìn)行改進(jìn)。

【發(fā)明內(nèi)容】

[0004]根據(jù)本發(fā)明的一個(gè)方面，提供了一種用于制造半導(dǎo)體集成電路(IC)的方法，該方法包括:在襯底中提供由第一介電層分離的第一導(dǎo)電部件和第二導(dǎo)電部件，其中，第二導(dǎo)電部件的頂面水平地位于第一導(dǎo)電部件的頂面下面；將第一硬掩模(HM)形成為第一導(dǎo)電部件上的頂層；在第一導(dǎo)電部件和第二導(dǎo)電部件上方形成第二介電層，在第二介電層和第一介電層中具有第一開口以暴露第二導(dǎo)電部件；在第一開口中形成第一金屬插塞以與第二導(dǎo)電部件接觸；在第一金屬插塞上形成第二 HM作為頂層；在第一導(dǎo)電部件和第一金屬插塞之上形成第三介電層，在第三介電層中具有第二開口以暴露第一導(dǎo)電部件與第一金屬插塞的子集；以及在第二開口中形成第二金屬插塞以連接至第一導(dǎo)電部件與第一金屬插塞的子集。
[0005]優(yōu)選地，第一 HM的形成包括:使第一導(dǎo)電部件凹進(jìn)以形成第一溝槽；在襯底上方沉積第一 HM層，包括填充在第一溝槽中；以及去除過多的第一 HM層。
[0006]優(yōu)選地，第一開口的形成包括:在第二介電層上方形成光刻膠圖案；以及通過光刻膠圖案來選擇性蝕刻第二介電層和第一介電層，其中，選擇性蝕刻相對(duì)于第一硬掩模具有選擇性。
[0007]優(yōu)選地，在選擇性蝕刻期間，第一導(dǎo)電部件受到第一 HM保護(hù)。
[0008]優(yōu)選地，第一金屬插塞的形成包括:用第一金屬層填充在第一開口中；以及使第一金屬層和第二介電層凹進(jìn)，其中，該凹進(jìn)被控制，使得所示凹進(jìn)回蝕第一金屬層和第二介電層直至暴露出第一 HM。
[0009]優(yōu)選地，第二 HM的形成包括:使第一金屬插塞凹進(jìn)以形成第二溝槽；在襯底上方沉積第二 HM層，包括填充在第二溝槽中；以及使第二 HM層凹進(jìn)，直至暴露出第一 HM。
[0010]優(yōu)選地，在使第二 HM層凹進(jìn)之后，第一 HM和第二 HM分別覆蓋第一導(dǎo)電部件和第一金屬插塞。
[0011]優(yōu)選地，第二開口的形成包括:在第三介電層上方形成光刻膠圖案；以及通過光刻膠圖案來蝕刻第三介電層。
[0012]根據(jù)本發(fā)明的另一方面，提供了一種用于制造半導(dǎo)體集成電路(IC)的方法，該方法包括:提供器件前體；使HK/MG凹進(jìn)以在HK/MG上形成第一溝槽；在第一溝槽中形成第一硬掩模(HM)，其中，第一 HM是HK/MG上的頂層；在HK/MG和導(dǎo)電部件上方形成第二介電層，在第二介電層和第一介電層中具有第一開口以暴露出導(dǎo)電部件；在第一開口中形成第一金屬插塞；將第二 HM形成作為第一金屬插塞上的頂層；在HK/MG和第一金屬插塞上方形成第三介電層，在第三介電層中具有第二開口以暴露HK/MG與第一金屬插塞的子集；以及在第二開口中形成第二金屬插塞以和HK/MG與第一金屬插塞的子集連接。其中，提供器件前體包括:位于襯底上方的高k/金屬柵極(HK/MG);沿著HK/MG側(cè)壁的側(cè)壁間隔件，位于襯底上方的導(dǎo)電部件，其中，導(dǎo)電部件的頂面水平地位于HK/MG的頂面下面；和分離HK/MG和導(dǎo)電部件的第一介電層。
[0013]優(yōu)選地，導(dǎo)電部件包括源極和漏極部件。
[0014]優(yōu)選地，第一開口的形成包括:在第二介電層上方形成光刻膠圖案；以及通過光刻膠圖案來選擇性蝕刻第二介電層和第一介電層，其中，選擇性蝕刻相對(duì)于第一硬掩模具有選擇性。
[0015]優(yōu)選地，在選擇性蝕刻期間，由第一 HM和側(cè)壁間隔件保護(hù)HK/MG。
[0016]優(yōu)選地，通過化學(xué)機(jī)械拋光(CMP)使第一金屬層和第二介電層凹進(jìn)。
[0017]優(yōu)選地，該方法還包括:在沉積第二介電層之前，在襯底上方沉積CMP停止層，襯底上方包括在HK/MG上方；以及CMP在CMP停止層處停止。
[0018]優(yōu)選地，第二 HM的形成包括:使第一金屬插塞凹進(jìn)以形成第二溝槽；在襯底上方沉積第二 HM層，包括填充在第二溝槽中；以及使第二 HM層凹進(jìn)，直至暴露出第一 HM。
[0019]優(yōu)選地，在使第二 HM層凹進(jìn)之后，第一 HM覆蓋HK/MG并且第二 HM覆蓋第一金屬插塞。
[0020]根據(jù)本發(fā)明的又一方面，提供了一種用于制造半導(dǎo)體集成電路(IC)的方法，該方法包括:在襯底中提供由第一介電層分離的第一導(dǎo)電部件和第二導(dǎo)電部件；形成作為第一導(dǎo)電部件上的頂層的第一硬掩模(HM);在第一導(dǎo)電部件和第二導(dǎo)電部件上方形成第一圖案化的介電層，其中，第一圖案化的介電層具有開口以暴露出第二導(dǎo)電部件；在第一開口中形成第一金屬插塞以連接第二導(dǎo)電部件；形成作為第一金屬插塞上的頂層的第二 HM ;在第一導(dǎo)電部件和第一金屬插塞上方形成第二圖案化的介電層，其中，第二圖案化的介電層具有第二開口以暴露出第一導(dǎo)電部件與第一金屬插塞的子集；以及在第二開口中形成第二金屬插塞以連接第一導(dǎo)電部件與第一金屬插塞的子集。
[0021]優(yōu)選地，第一 HM的形成包括:使第一導(dǎo)電部件凹進(jìn)以形成第一溝槽；在襯底上方沉積第一 HM層，包括填充在第一溝槽中；以及去除過多的第一 HM層。
[0022]優(yōu)選地，第一圖案化的介電層的形成包括:在第一介電層上方沉積第二介電層；在第二介電層上方形成光刻膠圖案；以及通過光刻膠圖案來選擇性蝕刻第二介電層和第一介電層，其中，選擇性蝕刻相對(duì)于第一硬掩模具有選擇性。
[0023]優(yōu)選地，第二 HM的形成包括:使第一金屬插塞凹進(jìn)以形成第二溝槽；在襯底上方沉積第二 HM層，包括填充在第二溝槽中；以及去除過多的第二 HM層。
【附圖說明】
[0024]當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明的各方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各種部件沒有被按比例繪制，并且僅被用于說明目的。實(shí)際上，為了論述清楚的目的，多種部件的尺寸可以被任意地增加或減小。
[0025]圖1是用于制造根據(jù)本公開的多個(gè)方面構(gòu)造的半導(dǎo)體集成電路(IC)的示例性方法的流程圖。
[0026]圖2至圖8是處于根據(jù)圖1的方法構(gòu)造的制造階段的示例性半導(dǎo)體集成電路(IC)的截面圖。
【具體實(shí)施方式】
[0027]以下公開提供了用于實(shí)現(xiàn)本發(fā)明的不同特征的多個(gè)不同實(shí)施例或?qū)嵗?。下面描述組件和布置的特定實(shí)例以簡(jiǎn)化本公開。當(dāng)然，這些僅是實(shí)例，并且不旨在限制。例如，以下說明書中的第一特征在第二特征之上或上形成可以包括第一和第二特征直接接觸形成的實(shí)施例，并且還可以包括可以在第一和第二特征之間形