專利名稱：讀出放大器驅(qū)動器和包括該驅(qū)動器的半導體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體器件，特別涉及一種讀出(sense)放大器驅(qū)動器及包括該讀出放大器驅(qū)動器的半導體器件，該讀出放大器驅(qū)動器不受在高溫、快速工藝下制造的半導體器件中的截止電流的影響。此外，本發(fā)明還涉及一種不受截止電流影響的產(chǎn)生讀出放大器啟動信號的方法以及使用該讀出放大器啟動信號檢測數(shù)據(jù)的方法。
背景技術(shù)：
圖1是在半導體器件中使用的常規(guī)存儲單元的示意圖。參見圖1，存儲單元10由一個晶體管11和一個電容器12構(gòu)成。
通常，晶體管11具有連接到字線WL的柵極和連接到位線BL的一端。用于儲存數(shù)據(jù)的電容器12連接在晶體管11的另一端和地電壓源VSS之間。
隨著深亞微米技術(shù)的發(fā)展，晶體管11的閾值電壓降低了，從而提高了晶體管11的性能。這里，晶體管11的性能可以由可從處于導通狀態(tài)的晶體管11流過的電流Idsat的量來表示。
然而，當晶體管11的閾值電壓減小時，可從處于導通狀態(tài)的晶體管11流過的電流(以下稱為“導通電流”)電流增加，并且可流過處于截止狀態(tài)的晶體管的漏電流(以下稱為“截止電流”)的量增加。
截止電流一般根據(jù)電壓變化或工藝類型而改變，例如根據(jù)工藝是否是快速工藝或慢速工藝而改變。這里，快速工藝是用于制造具有高導通電流Idsat的晶體管的工藝，慢速工藝是用于制造具有低導通電流Idsat的晶體管的工藝。
但是，在特殊條件下，例如，在高溫、快速工藝下，截止電流Ioff增加到足以影響導通電流Idsat。特別是，在多個存儲單元構(gòu)成陣列的結(jié)構(gòu)中、在高溫、快速工藝期間考慮到導通電流Idsat和截止電流Ioff之間的差，通過降低存儲單元的閾值電壓獲得的優(yōu)點大大減少了。
當設(shè)計具有存儲單元的存儲器件時，由于這種截止電流導致在降低存儲單元的閾值電壓方面有限制。

發(fā)明內(nèi)容
本發(fā)明提供一種讀出放大器驅(qū)動器以及包括該讀出放大器驅(qū)動器的半導體器件，其中考慮到截止電流，隨著存儲單元的閾值電壓下降，在截止電流急劇增加的特殊條件下，例如在高溫、快速工藝下，防止包括存儲單元的半導體器件的整體性能由于截止電流而降低。
本發(fā)明提供一種不受截止電流影響的產(chǎn)生讀出放大器啟動信號的方法和使用該讀出放大器啟動信號檢測數(shù)據(jù)的方法。
根據(jù)本發(fā)明的一個方案，提供一種讀出放大器驅(qū)動器，它輸出用于啟動讀出放大器的啟動信號，該讀出放大器驅(qū)動器包括第一反相器，它接收輸入信號和輸出在地電壓和控制電壓之間擺動的輸出信號，該控制電壓由流過無效存儲塊中的至少一個晶體管的截止電流的量來確定；和第二反相器，它接收第一反相器的輸出信號并延遲和緩沖第一反相器的輸出信號，延遲和緩沖的時間周期與控制電壓的電平成反比。
激勵啟動信號時的時間點可以根據(jù)控制電壓的電平而改變。
根據(jù)本發(fā)明的另一方案，提供一種讀出放大器驅(qū)動器，包括第一反相器和第二反相器，其中第一反相器包括第一上拉晶體管，它具有用于接收輸入信號的柵極、用于接收與流過無效存儲塊中的至少一個晶體管的截止電流的量成反比的控制電壓的第一電極、和連接到第一反相器的輸出端的第二電極；和第一下拉晶體管，它具有用于接收輸入信號的柵極、連接到地電壓的第一電極、和連接到第一反相器的輸出端的第二電極，并且第二反相器包括第二上拉晶體管，它具有連接到第一反相器的輸出端的柵極、連接到電源電壓的第一電極、和連接到第二反相器的輸出端的第二電極；第二下拉晶體管，它具有連接到第一反相器的輸出端的柵極、第一電極和連接到第二反相器的輸出端的第二電極；第一晶體管，它具有連接到第一反相器的第一上拉晶體管的第一電極的柵極、連接到地電壓的第一電極、和連接到第二下拉晶體管的第一電極的第二電極；和電容器，它連接在第二反相器的輸出端和地電壓之間。
該讀出放大器驅(qū)動器還可包括連接在第二下拉晶體管的第一電極和第一晶體管的第二電極之間的第二晶體管，第二晶體管具有連接到第一反相器的第一電極的柵極。在一個實施例中，從第二反相器的輸出端輸出用于啟動讀出放大器的讀出放大器啟動信號。
根據(jù)本發(fā)明的另一方案，提供一種讀出放大器驅(qū)動器，包括串聯(lián)連接的N(自然數(shù))個反相器，其中N個反相器中的第n-1個(n是大于2的自然數(shù))反相器包括第一上拉晶體管，它具有用于接收輸入信號的柵極、用于接收由流過多個晶體管的截止電流的量確定的控制電壓的第一電極、和連接到第n-1個反相器的輸出端的第二電極；和第一下拉晶體管，它具有用于接收輸入信號的柵極、連接到地電壓的第一電極、和連接到第n-1個反相器的輸出端的第二電極，并且N個反相器中的第n個反相器包括第二上拉晶體管，它具有連接到第n-1個反相器的輸出端的柵極、連接到電源電壓的第一電極、和連接到第n個反相器的輸出端的第二電極；第二下拉晶體管，它具有連接到第n-1個反相器的輸出端的柵極、第一電極、和連接到第n個反相器的輸出端的第二電極；第一晶體管，它具有連接到第一上拉晶體管的第一電極的柵極、連接到地電壓的第一電極、和連接到第二下拉晶體管的第一電極的第二電極；和電容器，它連接在第n個反相器的輸出端和地電壓之間。
在一個實施例中，N個反相器中的第n-2個反相器使時鐘信號反相，從而產(chǎn)生輸入信號，N個反相器當中的第n+1個反相器連接到第n個反相器的輸出端。該讀出放大器驅(qū)動器還可包括連接在第二下拉晶體管的第一電極和第一晶體管的第二電極之間的第二晶體管，該第二晶體管具有連接到第n-1個反相器的第一電極的柵極。
根據(jù)本發(fā)明的再一方案，提供一種存儲器件，包括包含多個存儲單元的存儲單元陣列；延遲控制信號產(chǎn)生電路，利用由流過至少一個晶體管的截止電流的量確定的電壓產(chǎn)生延遲控制信號；讀出放大器驅(qū)動器，它接收時鐘信號，根據(jù)延遲控制信號的電壓來控制緩沖時鐘信號的時間周期，和輸出讀出放大器啟動信號；和讀出放大器，它響應讀出放大器啟動信號讀出和放大存儲單元陣列中的數(shù)據(jù)。
該讀出放大器驅(qū)動器可包括第一反相器，它接收時鐘信號和輸出在由截止電流量確定的電壓和地電壓之間擺動的輸出信號；和第二反相器，它接收第一反相器的輸出信號并延遲和緩沖第一反相器的輸出信號，延遲和緩沖的時間周期與由截止電流量確定的電壓電平成反比。
在一個實施例中，時鐘信號被延遲的時間周期與延遲控制信號的電壓成反比。
在一個實施例中，該讀出放大器驅(qū)動器包括第一反相器，它將時鐘信號轉(zhuǎn)換成在與截止電流量成反比的電壓和地電壓之間擺動的信號，并輸出該轉(zhuǎn)換信號；和第二反相器，它連接到第一反相器，響應與截止電流量成反比的電壓而控制第一反相器的輸出信號被緩沖的時間周期，并輸出讀出放大器啟動信號。第一反相器的輸出信號被緩沖的時間周期與截止電流量成正比。
根據(jù)本發(fā)明的又一方案，提供一種存儲器件，包括包含多個存儲單元的存儲單元陣列；延遲控制信號產(chǎn)生電路，它包括被預充電到預定電壓的虛擬位線和補償虛擬位線、分別連接到地電壓的多個字線、和多個門晶體管，每個門晶體管具有連接到多個字線的相應字線的柵極、和連接到虛擬位線的第一電極，該虛擬位線的電壓根據(jù)由于流過多個門晶體管的截止電流而產(chǎn)生的電壓降來確定；讀出放大器驅(qū)動器，它接收時鐘信號，根據(jù)虛擬位線的電壓控制緩沖時鐘信號的時間周期，并輸出讀出放大器啟動信號；和讀出放大器，它響應讀出放大器啟動信號而讀出和放大存儲單元陣列中的數(shù)據(jù)。
在一個實施例中，緩沖時鐘信號的時間周期與虛擬位線的電壓成反比。
該讀出放大器驅(qū)動器可包括第一反相器，它接收時鐘信號并輸出在虛擬位線電壓和地電壓之間擺動的輸出信號；和第二反相器，它接收第一反相器的輸出信號并延遲和緩沖第一反相器的輸出信號，延遲和緩沖的時間周期與虛擬位線的電壓的電平成反比。
根據(jù)本發(fā)明的另一方案，提供一種存儲器件，包括包含多個存儲單元的存儲單元陣列；延遲控制信號產(chǎn)生電路，它具有被預充電到電源電壓的第一電極、以及共同連接到地電壓的柵極和第二電極；讀出放大器驅(qū)動器，它接收時鐘信號，根據(jù)第一電極的電壓控制緩沖時鐘信號的時間周期，并輸出讀出放大器啟動信號；和讀出放大器，它響應讀出放大器啟動信號而讀出和放大存儲單元陣列中的數(shù)據(jù)。
在一個實施例中，該讀出放大器驅(qū)動器包括第一反相器，它接收時鐘信號并輸出在第一電極的電壓和地電壓之間擺動的輸出信號；和第二反相器，它接收第一反相器的輸出信號并延遲和緩沖第一反相器的輸出信號，延遲和緩沖的時間周期與第一電極的電壓的電平成反比。
根據(jù)本發(fā)明的再一方案，提供一種輸出用于啟動讀出放大器的啟動信號的方法，包括接收輸入信號和輸出在地電壓和控制電壓之間擺動的輸出信號，其中控制電壓與流過無效存儲塊中的至少一個晶體管的截止電流的量成反比；和接收輸出信號，延遲和緩沖該輸出信號，其延遲和緩沖的時間周期與控制電壓的電平成反比，并輸出該啟動信號。
在一個實施例中，激勵啟動信號的時間點根據(jù)控制電壓的電平而改變。
根據(jù)本發(fā)明的另一個方案，提供一種檢測數(shù)據(jù)的方法，包括利用由流過至少一個晶體管的截止電流量確定的電壓來產(chǎn)生延遲控制信號；接收時鐘信號，根據(jù)延遲控制信號控制緩沖時鐘信號的時間周期，并輸出讀出放大器啟動信號；和響應讀出放大器啟動信號而讀出和放大存儲單元陣列中的數(shù)據(jù)。
讀出放大器啟動信號產(chǎn)生步驟可包括接收時鐘信號和輸出在由截止電流量確定的電壓和地電壓之間擺動的輸出信號；和接收輸出信號，延遲和緩沖輸出信號，延遲和緩沖的時間周期與由截止電流量確定的電壓的電平成反比，并輸出讀出放大器啟動信號。


通過下面結(jié)合附圖中所示本發(fā)明優(yōu)選實施例的具體說明使本發(fā)明的前述和其它目的、特點和優(yōu)點更明顯，其中附圖中相同的參考字符表示相同的部件。附圖不是按尺寸比例繪制的，重點在于表示本發(fā)明的原理。
圖1是在半導體存儲器件中使用的常規(guī)存儲單元的示意圖。
圖2是包括常規(guī)讀出放大器驅(qū)動器的半導體器件的方框圖。
圖3是表示圖2中所示的讀出放大器驅(qū)動器的輸入/輸出波形的時序圖。
圖4是圖2中所示讀出放大器驅(qū)動器的方框圖。
圖5是圖3中所示的讀出放大器驅(qū)動器的反相器的詳細電路圖。
圖6是根據(jù)本發(fā)明的包括讀出放大器驅(qū)動器的半導體器件的方框圖。
圖7是表示圖6中所示讀出放大器驅(qū)動器的輸入/輸出波形的時序圖。
圖8是根據(jù)本發(fā)明優(yōu)選實施例的圖6中所示讀出放大器驅(qū)動器的延遲控制信號產(chǎn)生電路的電路圖。
圖9是圖6中所示讀出放大器驅(qū)動器的第一例子的電路圖。
圖10是圖6中所示讀出放大器驅(qū)動器的第二例子的電路圖。
圖11是表示根據(jù)常規(guī)n溝道金屬氧化物半導體(NMOS)晶體管的Vds/Vgs變化而產(chǎn)生的導通電流變化的曲線，其中Vds表示晶體管的漏極和源極之間的電壓，Vgs表示晶體管的柵極和源極之間的電壓。
圖12是由表示常規(guī)讀出放大器驅(qū)動器的節(jié)點的波形和根據(jù)本發(fā)明優(yōu)選實施例的讀出放大器驅(qū)動器的節(jié)點的波形的幾個圖構(gòu)成。
具體實施例方式
圖2是包括常規(guī)讀出放大器驅(qū)動器的半導體器件的方框圖。參見圖2，半導體器件200包括存儲單元陣列201、讀出放大器驅(qū)動器250和讀出放大器270。
存儲單元陣列201包括第一存儲塊210和第二存儲塊230。存儲單元陣列201由多個晶體管211-1、211-2、211-3、...211-n、219-1、291-2、...219-n和多個數(shù)據(jù)儲存電路215-1、215-2、215-3、...215-n構(gòu)成。
假設(shè)圖2中所示的存儲單元陣列201被構(gòu)成為主要受行方向的截止電流的影響。
多個數(shù)據(jù)儲存電路215-1、215-2、215-3、...215-n是分別包括兩個反相器的鎖存器。
每個反相器是互補金屬氧化物半導體(CMOS)反相器，它包括串聯(lián)連接的一個P溝道金屬氧化物半導體(PMOS)晶體管和一個N溝道金屬氧化物半導體(NMOS)晶體管。
讀出放大器驅(qū)動器250接收時鐘信號CK并在經(jīng)過預定時間周期之后產(chǎn)生用于啟動讀出放大器270的讀出放大器啟動信號SENSE。
讀出放大器270響應讀出放大器啟動信號SENSE而讀出和放大位線BL和補償位線BLB之間的電壓差。
例如，假設(shè)位線BL的電壓VBL和補償位線BLB的電壓VBLB被預充電到電源電壓VDD，每個節(jié)點217-1、213-2、213-3、...213-n的電壓為0V，并且每個節(jié)點213-1、217-2、217-3、...217-n的電壓為電源電壓VDD。這里，當只激勵多個字線WL1、WL2、WL3...WLn當中的一個字線WL1時，補償位線BLB的電壓VBLB如在等式1中那樣表示。

VBLB＝VDD-ΔV1這里，ΔV1表示由于導通電流Idsat產(chǎn)生的電壓降。導通電流Idsat經(jīng)過晶體管219-1和反相器IN1的NMOS晶體管流到地電壓。因此，ΔV1的大小由導通電流Idsat確定。
在這種情況下，位線BL的電壓VBL像等式2中那樣表示。
VBL＝VDD-ΔV2這里，ΔV2表示由于截止電流Ioff產(chǎn)生的電壓降。在這種情況下，假設(shè)流過第二存儲塊230的晶體管211-2、211-3、...、211-n的所有截止電流是相同的。
截止電流Ioff經(jīng)過晶體管211-2、211-3、...、211-n(自然數(shù))和反相器的NMOS晶體管流到地電壓。因此，ΔV2的大小由截止電流確定。結(jié)果是，第一存儲塊210是有效塊，第二塊230是無效塊。
在激勵字線WL1之后，當在位線BL的電壓VBL和補償位線BLB的電壓VBLB之間產(chǎn)生如等式3中所示的電壓差VD時，讀出放大器驅(qū)動器250產(chǎn)生讀出放大器啟動信號SENSE。
VD＝VBL-VBLB＝ΔV1-ΔV2因此，半導體器件的性能例如數(shù)據(jù)訪問時間由形成電壓差VD所需的時間周期來確定。這里，電壓差VD表示半導體器件的余量(margin)。
當使用深亞微米技術(shù)制造晶體管時，如果晶體管的閾值電壓下降，則導通電流Idsat和截止電流Ioff都增加。
由于在高溫快速工藝中截止電流Ioff增加到超過導通電流Idsart，則形成電壓差VD所需的時間周期更長。這樣，具有在高溫快速工藝中制造的晶體管的半導體器件的余量減少了。
圖3是表示圖2中所示讀出放大器驅(qū)動器的輸入/輸出波形的時序圖。參見圖3，時間T表示從激勵字線WL1直到激勵讀出放大器啟動信號SENSE的時間周期。時間T由半導體制造者確定并且是常數(shù)。
例如，假設(shè)形成100mv的電壓差VD所需的時間T是100ms。即使由于截止電流Ioff增加而使形成100mv的電壓差VD所需的時間增加到150ms，由于字線WL1被激勵，使得在100ms之后讀出放大器啟動信號SENSE仍被無條件地激勵。
這樣，由于在位線BL的電壓VBL和補償位線BLB的電壓VBLB不足以被評估的條件下激勵讀出放大器270，讀出放大器270不能檢測位線BL和補償位線BLB上的準確數(shù)據(jù)，由此降低了讀出放大器270的性能。
圖4是圖2中所示讀出放大器驅(qū)動器的方框圖。參見圖4，讀出放大器驅(qū)動器250包括串聯(lián)連接的多個反相器251-258。讀出放大器驅(qū)動器250緩沖時鐘信號CK并產(chǎn)生讀出放大器啟動信號SENSE。
這里，每個反相器253和255將輸入到輸入端的輸入信號延遲預定時間周期，并向輸出端輸出延遲信號。延遲時間在制造每個反相器253和255的時候來確定。
圖5是圖4中所示讀出放大器驅(qū)動器中的每個反相器253和255的詳細電路圖。參見圖4和5，輸入信號CK’被輸入到PMOS晶體管P1和NMOS晶體管N1的柵極，并且多個晶體管P1、N1、N2、N3和N4串聯(lián)連接在電源電壓VDD和地電壓源VSS之間。
此外，電源電壓VDD被輸入到每個NMOS晶體管N2、N3和N4的柵極。由NMOS晶體管構(gòu)成的電容器C1和C2連接到反相器253的輸出端NOD。因此，延遲時間由串聯(lián)連接的NMOS晶體管N2、N3和N4的導通電阻和電容器C1和C2的電容確定。
圖6是根據(jù)本發(fā)明的包括讀出放大器驅(qū)動器的半導體器件的方框圖。參見圖6，半導體器件500包括存儲單元陣列201、延遲控制信號產(chǎn)生電路530、讀出放大器驅(qū)動器550和讀出放大器570。
存儲單元陣列201的結(jié)構(gòu)和操作與圖2中所示的存儲單元陣列的相同。為便于說明，所示的存儲單元陣列201包括連接到一個位線BL和一個補償位線BLB的多個存儲單元。
延遲控制信號產(chǎn)生電路530包括虛擬位線DBL、補償虛擬位線DBLB、多個虛擬字線DWL1到DWLn、多個門晶體管501-1到501-n和509-1到509-n以及多個儲存電路505-1到505-n。
多個虛擬字線DWL1到DWLn分別連接到地電壓VSS。當半導體器件500執(zhí)行預充電操作時，虛擬位線DBL和補償虛擬位線DBLB被預充電到電源電壓VDD。
假設(shè)節(jié)點503-1到503-n各連接到地電壓VSS，并且各節(jié)點507-1到507-n的電壓等于電源電壓VDD，并且流過多個門晶體管501-1到501-n的截止電流Ioff相同。
每個晶體管501-1到501-n具有連接到字線DWL1、DWL2、DWL3、...、DWLn當中的相應虛擬字線的柵極和連接到虛擬位線DBL的第一電極。
虛擬位線DBL的電壓VDBL由因流過多個晶體管501-1到501-n的截止電流Ioff的總和而產(chǎn)生的電壓降來確定。就是說，虛擬位線DBL的電壓VDBL由等式4表示。
VDBL＝VDD-ΔV3這里，ΔV3表示由于流過多個晶體管501-1到501-n的截止電流的總和而產(chǎn)生的電壓降。優(yōu)選ΔV3基本上等于或近似于ΔV2。虛擬位線DBL的電壓VDBL被稱為控制電壓或延遲控制信號DCTR。
讀出放大器驅(qū)動器550接收時鐘信號CK，并根據(jù)控制電壓DCTR控制激勵讀出放大器啟動信號NSENSE時的時間點。即，讀出放大器驅(qū)動器550接收時鐘信號CK，根據(jù)控制電壓DCTR控制緩沖時鐘信號CK的時間周期，并輸出讀出放大器啟動信號NSENSE。
讀出放大器570響應讀出放大器啟動信號NSENSE而讀出和放大在存儲單元陣列201的第一存儲塊210中儲存的數(shù)據(jù)。
圖7是表示圖6中所示讀出放大器驅(qū)動器的輸入/輸出波形的時序圖。參見圖6和7，在已經(jīng)激勵字線WL1的預定時間周期之后，讀出放大器驅(qū)動器550輸出被激勵的讀出放大器啟動信號NSENSE。這里，ΔT表示根據(jù)延遲控制信號DCTR的電平而改變的延遲時間。
例如，假設(shè)形成100mv電壓差VD所需的時間T為100ms。當由于截止電流Ioff增加而使形成100mv電壓差VD所需的時間增加到150ms時，在字線WL1被激勵150ms之后，根據(jù)本發(fā)明的讀出放大器驅(qū)動器激勵讀出放大器啟動信號NSENSE。
由于在位線BL的電壓VBL’和補償位線BLB的電壓VBLB’足以被評估之后，讀出放大器570被激勵，讀出放大器270可準確地檢測位線BL上的數(shù)據(jù)和補償位線BLB上的數(shù)據(jù)。
圖8是根據(jù)本發(fā)明優(yōu)選實施例的圖6中所示讀出放大器驅(qū)動器中的延遲電路信號產(chǎn)生電路的電路圖。參見圖8，延遲控制信號產(chǎn)生電路530由一個晶體管533構(gòu)成，晶體管533具有溝道寬度與長度比的大β比。晶體管533具有連接到地電壓VSS的柵極和第二電極以及用于產(chǎn)生延遲控制信號DCTR的第一電極。
優(yōu)選地，第一電極的電壓等于位線BL的電壓VBL’或虛擬位線DBL的電壓VDBL。
圖9是圖6中所示讀出放大器驅(qū)動器的第一例子的電路圖。參見圖9，讀出放大器驅(qū)動器550包括串聯(lián)連接的多個反相器551、553、555和557。多個反相器的數(shù)量優(yōu)選是偶數(shù)個。
讀出放大器驅(qū)動器550接收時鐘信號CK，根據(jù)延遲控制信號DCTR的電壓，控制緩沖時鐘信號CK的時間周期，并輸出讀出放大器啟動信號NSENSE。
反相器551由串聯(lián)連接在電源電壓VDD和地電壓VSS之間的一個PMOS晶體管551-1和一個NMOS晶體管551-2構(gòu)成。
反相器553由一個PMOS晶體管553-1和一個NMOS晶體管553-2構(gòu)成。每個MOS晶體管553-1和553-2具有連接到反相器551的輸出端551-3的柵極。
延遲控制信號DCTR被輸入到上拉晶體管553-1的源極。因此，輸出端553-3的上拉電平由延遲控制信號DCTR確定。即，反相器553的輸出信號在控制電壓DCTR和地電壓VSS之間擺動?？刂齐妷篋CTR與流過至少一個晶體管的截止電流量成反比，即與流過處于截止狀態(tài)的至少一個晶體管的漏電流量成反比。
反相器555控制緩沖時間。每個MOS晶體管555-1和555-2具有連接到反相器553的輸出端553-3的柵極。由于延遲控制信號DCTR被輸入到串聯(lián)連接的NMOS晶體管555-4、555-5和555-6的每個柵極，因此流過NMOS晶體管555-4、555-5和555-6的導通電流由延遲控制信號DCTR確定。
電容器C1和C2分別連接在輸出端555-3和地電壓VSS之間。每個電容器C1和C2可由NMOS晶體管構(gòu)成。因此，反相器555的時間常數(shù)由串聯(lián)連接的NMOS晶體管555-4、555-5和555-6的導通電阻以及電容器C1和C2的電容確定。結(jié)果是，反相器555可響應延遲控制信號DCTR而控制輸入到反相器555的信號的緩沖時間。
反相器557由串聯(lián)連接在電源電壓VDD和地電壓VSS之間的一個PMOS晶體管557-1和一個NMOS晶體管557-2構(gòu)成。每個MOS晶體管557-1和557-2具有連接到反相器555的輸出端555-3的柵極。反相器557的輸出端557-3的信號是讀出放大器啟動信號NSENSE。
圖10是圖6中所示讀出放大器驅(qū)動器的第二例子的電路圖。參見圖10，讀出放大器驅(qū)動器550包括串聯(lián)連接的多個反相器810-880。
讀出放大器驅(qū)動器550接收時鐘信號CK，響應延遲控制信號DCTR而將該時鐘信號CK延遲預定時間周期并輸出GAI讀出放大器啟動信號NSENSE。
反相器810由串聯(lián)連接在電源電壓VDD和地電壓VSS之間的一個PMOS晶體管811和一個NMOS晶體管813構(gòu)成。時鐘信號CK被輸入到每個MOS晶體管811和813的柵極。反相器810輸出在電源電壓VDD和地電壓VSS之間擺動的輸出信號。
反相器820由串聯(lián)連接在電源電壓VDD和地電壓VSS之間的一個PMOS晶體管821和一個NMOS晶體管823構(gòu)成。每個MOS晶體管821和823具有連接到反相器810的輸出端815的柵極。反相器820輸出在電源電壓VDD和地電壓VSS之間擺動的輸出信號。
反相器830由串聯(lián)連接在電源電壓VDD和地電壓VSS之間的多個MOS晶體管831、833、834、835和836構(gòu)成。
每個MOS晶體管831和833具有連接到反相器820的輸出端825的柵極。NMOS晶體管833連接到輸出端832和NMOS晶體管834的漏極。
延遲控制信號DCTR被輸入到每個NMOS晶體管834、835和836的柵極，因此，流過NMOS晶體管834、835和836的導通電流由延遲控制信號DCTR確定。
電容器837和838各連接在輸出端832和地電壓VSS之間，并可由NMOS晶體管構(gòu)成。
因此，反相器830的延遲時間由串聯(lián)連接的NMOS晶體管834、835和836的電阻以及電容器837和838的電容確定。反相器830輸出在電源電壓VDD和地電壓VSS之間擺動的輸出信號。
反相器840由串聯(lián)連接的一個PMOS晶體管841和一個NMOS晶體管843構(gòu)成。每個MOS晶體管841和843具有連接到反相器830的輸出端832的柵極。延遲控制信號DCTR被輸入到PMOS晶體管841的源極。NMOS晶體管843連接在輸出端842和地電壓之間。
反相器850由串聯(lián)連接在電源電壓VDD和地電壓VSS之間的多個MOS晶體管851、853、854、855和856構(gòu)成。
每個MOS晶體管851和853具有連接到反相器840的輸出端842的柵極。PMOS晶體管851連接在電源電壓VDD和輸出端852之間。NMOS晶體管853連接到輸出端852和NMOS晶體管854的漏極。
延遲控制信號DCTR被輸入到每個NMOS晶體管854、855和856的柵極。這樣，流過NMOS晶體管854、855和856的導通電流由延遲控制信號DCTR確定。
電容器857和858分別連接在輸出端852和地電壓VSS之間，并可由NMOS晶體管構(gòu)成。
因而，反相器850的延遲時間由串聯(lián)連接的NMOS晶體管854、855和856的電阻以及電容器857和858的電容確定。反相器850輸出在電源電壓VDD和地電壓VSS之間擺動的輸出信號。
反相器860由串聯(lián)連接的一個PMOS晶體管861和一個NMOS晶體管863構(gòu)成。每個MOS晶體管861和863具有連接到反相器850的輸出端852的柵極。延遲控制信號DCTR被輸入到PMOS晶體管861的源極。NMOS晶體管863連接在輸出端dCK4和地電壓之間。
反相器870的輸入端連接到反相器860的輸出端dCK4。反相器880將反相器870的輸出信號反相并輸出讀出放大器啟動信號NSENSE。
圖11是表示根據(jù)常規(guī)NMOS晶體管的Vds/Vgs變化而產(chǎn)生的導通電流變化的曲線，其中Vds表示晶體管的漏極和源極之間的電壓，Vgs表示晶體管的柵極和源極之間的電壓。參見圖11，電壓Vds是常數(shù)，電壓Vgs越低，導通電流Idsat越低。
參見圖6、10和11，當截止電流Ioff很低時，具有電源電壓VDD電平的虛擬位線DBL的電壓VDBL被輸送到反相器840和860的輸出端842和dCK4。
然而，當截止電流Ioff很高時，具有VDD-ΔV3值的虛擬位線DBL的電壓VDBL被輸送給反相器840和860的輸出端842和dCK4。在這種情況下，施加于串聯(lián)連接的晶體管834、835和836的每個柵極以確定讀出放大器驅(qū)動器550的延遲時間的電壓變得低于電源電壓VDD。
由于流過串聯(lián)連接的晶體管834、835和836的導通電流Idsat降低了，因此讀出放大器驅(qū)動器550的延遲時間增加。
圖12是由表示常規(guī)讀出放大器驅(qū)動器的節(jié)點的波形和根據(jù)本發(fā)明的讀出放大器驅(qū)動器的節(jié)點的波形的幾個圖構(gòu)成的示意圖。
在圖12中，圖(a)表示圖4中所示讀出放大器驅(qū)動器250的節(jié)點的波形。圖(b)表示圖10中所示讀出放大器驅(qū)動器550的節(jié)點的波形。
下面參照圖12中的圖(a)和(b)介紹截止電流很高的情況。如圖(b)所示，由于虛擬位線DBL的電壓VDBL保持為VDD-ΔV3值，因此反相器860的輸出端dCK4的輸出信號不會達到電源電壓VDD。
部分A到部分A’之間的位置差表示由延遲控制信號產(chǎn)生電路530和讀出放大器驅(qū)動器550延遲了預定時間。
圖(a)表示圖2中所示的位線的電壓VBL和補償位線的電壓VBLB的波形以及圖6中所示的位線的電壓VBL’和補償位線的電壓VBLB’的波形。
如上所述，根據(jù)本發(fā)明的讀出放大器驅(qū)動器可根據(jù)截止電流的電平來控制激勵讀出放大器啟動信號的時間點，因而，可以增加存儲余量和提高響應讀出放大器啟動信號而被激勵的讀出放大器的性能。
可以提高包括根據(jù)本發(fā)明的讀出放大器驅(qū)動器的存儲器件的性能。
前面已經(jīng)結(jié)合本發(fā)明的典型實施例具體表示和介紹了本發(fā)明，本領(lǐng)域普通技術(shù)人員應該理解在不脫離由所附權(quán)利要求書限定的本發(fā)明的精神和范圍的情況下可以在形式和細節(jié)上進行各種改變。
權(quán)利要求
1.一種讀出放大器驅(qū)動器，它輸出用于啟動讀出放大器的啟動信號，該讀出放大器驅(qū)動器包括第一反相器，它接收輸入信號和輸出在地電壓和控制電壓之間擺動的輸出信號，所述控制電壓由流過無效存儲塊中的至少一個晶體管的截止電流的量來確定；和第二反相器，它接收第一反相器的輸出信號并延遲和緩沖第一反相器的輸出信號，延遲和緩沖的時間周期與控制電壓的電平成反比。
2.根據(jù)權(quán)利要求1的讀出放大器驅(qū)動器，其中激勵啟動信號的時間點根據(jù)控制電壓的電平而變化。
3.一種讀出放大器驅(qū)動器，包括第一反相器和第二反相器，其中第一反相器包括第一上拉晶體管，它具有用于接收輸入信號的柵極、用于接收與流過無效存儲塊中的至少一個晶體管的截止電流的量成反比的控制電壓的第一電極和連接到第一反相器的輸出端的第二電極；和第一下拉晶體管，它具有用于接收輸入信號的柵極、連接到地電壓的第一電極和連接到第一反相器的輸出端的第二電極，并且第二反相器包括第二上拉晶體管，它具有連接到第一反相器的輸出端的柵極、連接到電源電壓的第一電極、和連接到第二反相器的輸出端的第二電極；第二下拉晶體管，它具有連接到第一反相器的輸出端的柵極、第一電極、和連接到第二反相器的輸出端的第二電極；第一晶體管，它具有連接到第一反相器的第一上拉晶體管的第一電極的柵極、連接到地電壓的第一電極和連接到第二下拉晶體管的第一電極的第二電極；和電容器，它連接在第二反相器的輸出端和地電壓之間。
4.根據(jù)權(quán)利要求3的讀出放大器驅(qū)動器，還包括連接在第二下拉晶體管的第一電極和第一晶體管的第二電極之間的多個第二晶體管的至少一個，該多個第二晶體管的每個具有連接到第一反相器的第一電極的柵極。
5.根據(jù)權(quán)利要求4的讀出放大器驅(qū)動器，其中從第二反相器的輸出端輸出用于啟動讀出放大器的讀出放大器啟動信號。
6.一種讀出放大器驅(qū)動器，包括串聯(lián)連接的N(自然數(shù))個反相器，其中N個反相器中的第n-1個(n是大于2的自然數(shù))反相器包括第一上拉晶體管，它具有用于接收輸入信號的柵極、用于接收由流過多個晶體管的截止電流的量確定的控制電壓的第一電極、和連接到第n-1個反相器的輸出端的第二電極；和第一下拉晶體管，它具有用于接收輸入信號的柵極、連接到地電壓的第一電極和連接到第n-1個反相器的輸出端的第二電極，并且N個反相器中的第n個反相器包括第二上拉晶體管，它具有連接到第n-1個反相器的輸出端的柵極、連接到電源電壓的第一電極、和連接到第n個反相器的輸出端的第二電極；第二下拉晶體管，它具有連接到第n-1個反相器的輸出端的柵極、第一電極和連接到第n個反相器的輸出端的第二電極；第一晶體管，它具有連接到第一上拉晶體管的第一電極的柵極、連接到地電壓的第一電極、和連接到第二下拉晶體管的第一電極的第二電極；和電容器，它連接在第n個反相器的輸出端和地電壓之間。
7.根據(jù)權(quán)利要求6的讀出放大器驅(qū)動器，其中N個反相器中的第n-2個反相器使時鐘信號反相，從而產(chǎn)生輸入信號，并且N個反相器當中的第n+1個反相器連接到第n個反相器的輸出端。
8.根據(jù)權(quán)利要求6的讀出放大器驅(qū)動器，還包括連接在第二下拉晶體管的第一電極和第一晶體管的第二電極之間的多個第二晶體管的至少一個，該多個第二晶體管的每個具有連接到第n-1個反相器的第一電極的柵極。
9.一種存儲器件，包括包含多個存儲單元的存儲單元陣列；延遲控制信號產(chǎn)生電路，利用由流過至少一個晶體管的截止電流的量確定的電壓產(chǎn)生延遲控制信號；讀出放大器驅(qū)動器，它接收時鐘信號，根據(jù)延遲控制信號的電壓控制緩沖時鐘信號的時間周期，和輸出讀出放大器啟動信號；和讀出放大器，它響應讀出放大器啟動信號而讀出和放大存儲單元陣列中的數(shù)據(jù)。
10.根據(jù)權(quán)利要求9的存儲器件，其中讀出放大器驅(qū)動器包括第一反相器，它接收時鐘信號和輸出在由截止電流確定的電壓和地電壓之間擺動的輸出信號；和第二反相器，它接收第一反相器的輸出信號并延遲和緩沖第一反相器的輸出信號，延遲和緩沖的時間周期與由截止電流量確定的電壓電平成反比。
11.根據(jù)權(quán)利要求9的存儲器件，其中時鐘信號被延遲的時間周期與延遲控制信號的電壓成反比。
12.根據(jù)權(quán)利要求9的存儲器件，其中讀出放大器驅(qū)動器包括第一反相器，它將時鐘信號轉(zhuǎn)換成在與截止電流量成反比的電壓和地電壓之間擺動的信號，并輸出該轉(zhuǎn)換信號；和第二反相器，它連接到第一反相器，響應與截止電流量成反比的電壓而控制第一反相器的輸出信號被緩沖的時間周期，并輸出讀出放大器啟動信號，其中第一反相器的輸出信號被緩沖的時間周期與截止電流量成正比。
13.一種存儲器件，包括包含多個存儲單元的存儲單元陣列；延遲控制信號產(chǎn)生電路，它包括被預充電到預定電壓的虛擬位線和補償虛擬位線、分別連接到地電壓的多個字線、和多個晶體管，每個晶體管具有連接到多個字線的相應字線的柵極和連接到虛擬位線的第一電極，該虛擬位線的電壓根據(jù)由于流過多個晶體管的截止電流而產(chǎn)生的電壓降來確定；讀出放大器驅(qū)動器，它接收時鐘信號，根據(jù)虛擬位線的電壓控制緩沖時鐘信號被緩沖的時間周期，并輸出讀出放大器啟動信號；和讀出放大器，它響應讀出放大器啟動信號而讀出和放大存儲單元陣列中的數(shù)據(jù)。
14.根據(jù)權(quán)利要求13的存儲器件，其中緩沖時鐘信號的時間周期與虛擬位線的電壓成反比。
15.根據(jù)權(quán)利要求13的存儲器件，其中讀出放大器驅(qū)動器包括第一反相器，它接收時鐘信號并輸出在虛擬位線的電壓和地電壓之間擺動的輸出信號；和第二反相器，它接收第一反相器的輸出信號并延遲和緩沖第一反相器的輸出信號，延遲和緩沖的時間周期與虛擬位線的電壓電平成反比。
16.一種存儲器件，包括包含多個存儲單元的存儲單元陣列；延遲控制信號產(chǎn)生電路，它具有被預充電到電源電壓的第一電極、以及共同連接到地電壓的柵極和第二電極；讀出放大器驅(qū)動器，它接收時鐘信號，根據(jù)第一電極的電壓控制緩沖時鐘信號的時間周期，并輸出讀出放大器啟動信號；和讀出放大器，它響應讀出放大器啟動信號而讀出和放大存儲單元陣列中的數(shù)據(jù)。
17.根據(jù)權(quán)利要求16的存儲器件，其中讀出放大器驅(qū)動器包括第一反相器，它接收時鐘信號并輸出在第一電極的電壓和地電壓之間擺動的輸出信號；和第二反相器，它接收第一反相器的輸出信號并延遲和緩沖第一反相器的輸出信號，延遲和緩沖的時間周期與第一電極的電壓的電平成反比。
18.一種輸出用于啟動讀出放大器的啟動信號的方法，包括接收輸入信號和輸出在地電壓和控制電壓之間擺動的輸出信號，其中控制電壓與流過無效存儲塊中的至少一個晶體管的截止電流的量成反比；和接收輸出信號，延遲和緩沖該輸出信號，其中延遲和緩沖的時間周期與控制電壓的電平成反比，并輸出該啟動信號。
19.根據(jù)權(quán)利要求18的方法，其中激勵啟動信號的時間點根據(jù)控制電壓的電平而改變。
20.一種檢測數(shù)據(jù)的方法，包括利用由流過至少一個晶體管的截止電流量確定的電壓產(chǎn)生延遲控制信號；接收時鐘信號，根據(jù)延遲控制信號來控制緩沖時鐘信號的時間周期，并輸出讀出放大器啟動信號；和響應讀出放大器啟動信號而讀出和放大存儲單元陣列的數(shù)據(jù)。
21.根據(jù)權(quán)利要求20的方法，其中讀出放大器啟動信號產(chǎn)生步驟包括接收時鐘信號和輸出在由截止電流量確定的電壓和地電壓之間擺動的輸出信號；和接收輸出信號，延遲和緩沖輸出信號，延遲和緩沖的時間周期與由截止電流量確定的電壓的電平成反比，并輸出讀出放大器啟動信號。
全文摘要
提供一種讀出放大器驅(qū)動器和包括這種讀出放大器驅(qū)動器的半導體器件。該讀出放大器驅(qū)動器輸出用于啟動讀出放大器的啟動信號，該讀出放大器驅(qū)動器包括第一反相器，它接收輸入信號和輸出在地電壓和控制電壓之間擺動的輸出信號，所述控制電壓由流過無效存儲塊中的至少一個晶體管的截止電流的量來確定；和第二反相器，它接收第一反相器的輸出信號并延遲和緩沖第一反相器的輸出信號，延遲和緩沖的時間周期與控制電壓的電平成反比。激勵啟動信號的時間點根據(jù)控制電壓的電平而變化。該半導體器件響應該啟動信號而檢測數(shù)據(jù)。
文檔編號G11C7/06GK1577606SQ20041006181
公開日2005年2月9日 申請日期2004年6月25日 優(yōu)先權(quán)日2003年6月25日
發(fā)明者宋泰中 申請人:三星電子株式會社