專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲裝置；具體地，涉及用于檢索儲存在半導(dǎo)體存儲裝置的存儲庫中的數(shù)據(jù)的設(shè)備和方法。
背景技術(shù)：
一般而言，總線被定義為在系統(tǒng)或裝置內(nèi)部的一些功能塊之間的數(shù)據(jù)路徑。而且，半導(dǎo)體存儲裝置具有兩種總線，即局部數(shù)據(jù)總線和全局?jǐn)?shù)據(jù)總線。局部數(shù)據(jù)總線用在核心區(qū)域，如存儲庫之內(nèi)，而全局?jǐn)?shù)據(jù)總線用作將自數(shù)據(jù)I/O端口輸入的數(shù)據(jù)傳送到核心區(qū)域，或?qū)⒆院诵膮^(qū)域輸出的數(shù)據(jù)傳送到數(shù)據(jù)I/O端口的路徑。
圖1為傳統(tǒng)半導(dǎo)體存儲裝置的數(shù)據(jù)路徑的框圖。
如圖所示，傳統(tǒng)半導(dǎo)體存儲裝置包含端口14、存儲庫16、全局?jǐn)?shù)據(jù)總線GIO、第一收發(fā)器10和第二收發(fā)器20。全局?jǐn)?shù)據(jù)總線GIO位于端口14和存儲庫16之間。第一收發(fā)器10耦合于端口14和全局?jǐn)?shù)據(jù)總線GIO之間，而另一個則耦合于存儲庫16和全局?jǐn)?shù)據(jù)總線GIO之間。
各收發(fā)器，如10和20，都具有發(fā)送器和接收器。即，第一收發(fā)器10包含用于將自端口14輸入的數(shù)據(jù)加載到全局?jǐn)?shù)據(jù)總線GIO的第一發(fā)送器QTx，和用于將全局?jǐn)?shù)據(jù)總線GIO的加載數(shù)據(jù)傳送到端口14的第一接收器QRx。此外，第二收發(fā)器20包含用于將自存儲庫16輸出的數(shù)據(jù)加載到全局?jǐn)?shù)據(jù)總線GIO的第二發(fā)送器Tx，和用于將全局?jǐn)?shù)據(jù)總線GIO的加載數(shù)據(jù)傳送到存儲庫16的第二接收器Rx。
圖2為示于圖1的第二發(fā)送器Tx和第一接收器QRx的示意圖。
如圖所示，第二發(fā)送器22(Tx)包含兩個MOS晶體管。其中之一的MP是具有柵極、漏極和源極的上拉PMOS晶體管其中，柵極接收來自存儲庫16的第一輸出數(shù)據(jù)信號aaa；漏極被提供核心電壓源VCC；且源極連接到全局?jǐn)?shù)據(jù)總線GIO。另一個的MN為具有柵極、漏極和源極的下拉NMOS晶體管其中，柵極接收自存儲庫16的第二輸出數(shù)據(jù)信號bbb；漏極被提供接地VSS；及源極連接到全局?jǐn)?shù)據(jù)總線GIO和上拉PMOS晶體管MP的源極。此外，第一接收器14(QRx)由一個CMOS反相器INV構(gòu)成。
再者，就結(jié)構(gòu)而言，第一發(fā)送器QTx和第二發(fā)送器22相同，而第二接收器Rx和第一接收器14相同。
若第一和第二數(shù)據(jù)信號aaa和bbb為邏輯低電平，則第二發(fā)送器22的上拉晶體管MP導(dǎo)通。因此，全局?jǐn)?shù)據(jù)總線GIO被提供邏輯高電平。接著，第一接收器14將全局?jǐn)?shù)據(jù)總線GIO的邏輯高電平電壓反相，輸出反相信號，即邏輯低電平電壓，作為數(shù)據(jù)信號ccc。
相較之下，若第一和第二數(shù)據(jù)信號aaa和bbb為邏輯高電平，則第二發(fā)送器22的下拉晶體管MN導(dǎo)通。因此，全局?jǐn)?shù)據(jù)總線GIO被提供邏輯低電平。接著，第一接收器14將全局?jǐn)?shù)據(jù)總線GIO的邏輯低電平電壓反相，輸出反相信號，即邏輯高電平電壓，作為數(shù)據(jù)信號ccc。
這里，若第一數(shù)據(jù)信號aaa為邏輯低電平，而第二數(shù)據(jù)信號bbb為邏輯高電平，則第二發(fā)送器22的輸出端為高阻抗(Hi-Z)。但是，當(dāng)?shù)谝粩?shù)據(jù)信號aaa為邏輯高電平，而第二數(shù)據(jù)信號bbb為邏輯低電平時，則第二發(fā)送器22被禁止。
如上所述，上述的操作被應(yīng)用到第一收發(fā)器10的第一發(fā)送器QTx和第二收發(fā)器20的第二接收器Rx。
典型地，為了增加帶寬，全局?jǐn)?shù)據(jù)總線GIO包括許多總線。例如，在具有最大帶寬的半導(dǎo)體存儲裝置的雙數(shù)據(jù)率II動態(tài)隨機(jī)存儲器中(以下簡稱DDR2 DRAM)，全局?jǐn)?shù)據(jù)總線包含64條總線。
在包含于全局總線中的總線數(shù)等于或小于64的情況下，雖然通過全局總線的數(shù)據(jù)的電壓電平在接地和核心電壓源VCC之間進(jìn)行變化，即數(shù)據(jù)的變動范圍很寬，但是電流消耗不是關(guān)鍵問題。換言之，電流消耗不是嚴(yán)重地大。
但是，若包含于全局總線中的總線數(shù)超過64，如總線數(shù)等于128，256或512，則因?yàn)閿?shù)據(jù)的變動范圍很寬，所以電流消耗會快速地增加。

發(fā)明內(nèi)容
因此，本發(fā)明的目的要提供一種半導(dǎo)體存儲裝置，用于根據(jù)增加全局?jǐn)?shù)據(jù)總線中的總線的數(shù)量，來使電流消耗最小化。
根據(jù)本發(fā)明的一個方面，本發(fā)明提供一種具有用于儲存數(shù)據(jù)的存儲庫和作為數(shù)據(jù)I/O端的端口的半導(dǎo)體存儲裝置，包含用于傳輸自端口輸入的數(shù)據(jù)的發(fā)送器；用于流過與自發(fā)送器輸出的數(shù)據(jù)對應(yīng)的顯現(xiàn)電流的全局?jǐn)?shù)據(jù)總線；及用于通過使用電流鏡檢測顯現(xiàn)電流，并將對應(yīng)于檢測顯現(xiàn)電流的數(shù)據(jù)傳送到存儲庫的接收器，其中，響應(yīng)顯現(xiàn)電流的數(shù)據(jù)總線電壓的變動范圍窄于電源電壓和地之間的差值。


根據(jù)以下參考附圖對本發(fā)明的優(yōu)選實(shí)施例所進(jìn)行的說明，本發(fā)明的上述目的和其它的目的與特征將會更明顯，其中圖1為傳統(tǒng)半導(dǎo)體存儲裝置的數(shù)據(jù)路徑的框圖；圖2為描述示于圖1的發(fā)送器和接收器的電路圖；圖3為描述根據(jù)本發(fā)明的發(fā)送器和接收器的示意圖；及圖4為展示有關(guān)示于圖3的發(fā)送器和接收器的電流消耗的仿真結(jié)果的波形圖。
具體實(shí)施例方式
下面，將參考附圖詳細(xì)說明根據(jù)本發(fā)明的用于根據(jù)增加全局?jǐn)?shù)據(jù)總線中的總線的數(shù)量，最小化電流消耗的半導(dǎo)體存儲裝置。
圖3為描述包含在根據(jù)本發(fā)明的半導(dǎo)體存儲裝置中的各收發(fā)器的發(fā)送器和接收器的示意圖。
如圖所示，其中有發(fā)送器100，和具有電流鏡塊210和鎖存器塊220的接收器200。其中，連接在端口和全局?jǐn)?shù)據(jù)總線GIO之間的發(fā)送器100，用于將自端口輸入的數(shù)據(jù)傳輸?shù)饺謹(jǐn)?shù)據(jù)總線GIO。此外，為將加載在全局?jǐn)?shù)據(jù)總線GIO上的數(shù)據(jù)傳輸?shù)酱鎯?，接收?00連接在全局?jǐn)?shù)據(jù)總線GIO和存儲庫之間。
再者，參考圖1，發(fā)送器100具有響應(yīng)第一收發(fā)器10的第一發(fā)送器QTx的功能；且具有電流鏡塊210和鎖存器塊220的接收器210具有響應(yīng)第二收發(fā)器20的第二接收器Rx的功能。
發(fā)送器100包含第一NMOS晶體管MN1。NMOS晶體管MN1的柵極接收數(shù)據(jù)信號cdio，NMOS晶體管的漏極連接到地，及NMOS晶體管的源極連接到全局?jǐn)?shù)據(jù)總線GIO。其中，第一NMOS晶體管MN1用作下拉驅(qū)動器。
在接收器200中，電流鏡塊210包含用于建立全局?jǐn)?shù)據(jù)總線的顯現(xiàn)電流的鏡像的電流鏡212；連接在電流鏡212和全局?jǐn)?shù)據(jù)總線GIO之間的電流控制塊214，用于控制顯現(xiàn)電流量；及連接到電流控制塊214的開關(guān)塊216，用于響應(yīng)數(shù)據(jù)控制信號cp啟動電流鏡的輸出。其中，電流控制塊214由參考電壓vrtb控制。
其中，電流鏡212包含具有柵極、漏極和源極的第一PMOS晶體管MP1，其中，柵極和漏極為二極管式的連接，而源極則連接到電源電壓Vtl；及具有柵極、漏極和源極的第二PMOS晶體管MP2，其中，漏極連接到輸出節(jié)點(diǎn)，源極連接到電源電壓vtl，柵極連接到第一PMOS晶體管MP1的柵極。此外，電流控制塊214包含具有柵極、漏極和源極、第二NMPS晶體管MN2，其中，柵極連接到參考電壓vrtb，源極連接到第一PMOS晶體管MP1的漏極，而漏極連接到全局?jǐn)?shù)據(jù)總線GIO；及具有柵極、漏極和源極的第三NMOS晶體管MN3，其中，柵極連接到參考電壓vrtb，源極連接到第二PMOS晶體管MP2的漏極。此外，開關(guān)塊216包含具有柵極、漏極和源極的第四NMOS晶體管MN4，其中，柵極連接到數(shù)據(jù)控制信號cp，源極連接到第三NMOS晶體管MN3的漏極，而漏極連接到地vss。
鎖存器塊220包含由數(shù)據(jù)控制信號cp和反相數(shù)據(jù)控制信號cpb控制，用于反相自電流鏡塊210輸出的鏡像電壓的反相塊222；及具有兩個回路連接的反相器INV1和INV2，用于鎖存反相鏡像電壓作為數(shù)據(jù)，以將數(shù)據(jù)輸出到存儲庫的鎖存器224。
詳細(xì)地，反相塊222包含具有柵極、漏極和源極的第三PMOS晶體管MP3，其中，柵極連接到反相數(shù)據(jù)控制信號cpb，源極連接到電源電壓vtl；具有柵極、漏極和源極的第四PMOS晶體管MP4，其中，柵極連接到自電流鏡塊210輸出的鏡像電壓，源極連接到第三PMOS晶體管MP3的漏極，而漏極連接到鎖存器224；具有柵極、漏極和源極的第五NMOS晶體管MN5，其中，柵極連接到數(shù)據(jù)控制信號cp；漏極連接到地vss；及具有柵極、漏極和源極的第六NMOS晶體管MN6，其中，柵極連接到自電流鏡塊222輸出的鏡像電壓，漏極連接到第五NMOS晶體管MN5的源極，而源極連接到鎖存器224。
簡言之，接收器200包含用于建立全局?jǐn)?shù)據(jù)總線GIO的顯現(xiàn)電流的鏡像，以輸出鏡像電壓作為數(shù)據(jù)的電流鏡塊210；及用于反相自電流鏡塊210輸出的鏡像電壓，并鎖存反轉(zhuǎn)的鏡像電壓作為數(shù)據(jù)，以將數(shù)據(jù)輸出到存儲庫的鎖存器塊220。
如上所述，用于檢索儲存在存儲庫的數(shù)據(jù)并將該數(shù)據(jù)傳輸?shù)蕉丝诘牧硪粋€發(fā)送器和接收器，具有與發(fā)送器100和接收器200相同的結(jié)構(gòu)。
其中，參考電壓vrtb為一種直流電壓，其基于全局?jǐn)?shù)據(jù)總線GIO的長度、操作頻率等而具有預(yù)定的電平。
圖4為展示有關(guān)示于圖3的發(fā)送器100和接收器200的電流消耗的仿真結(jié)果的波形圖。
數(shù)據(jù)控制信號cp是在輸入指令，如寫入或讀取指令時的一種具有預(yù)定活性周期的高活性脈沖，如1tck(1個外部時鐘周期)，下面，參考圖3和圖4，詳細(xì)說明包含在根據(jù)本發(fā)明的半導(dǎo)體存儲裝置中的發(fā)送器和接收器的操作。
首先，若數(shù)據(jù)信號cdio是邏輯高電平，則第一NMOS晶體管MN1導(dǎo)通。然后，在全局?jǐn)?shù)據(jù)總線GIO上，流過顯現(xiàn)電流。即，在一電流路徑中產(chǎn)生顯現(xiàn)電流，流過源極電壓vtl和地vss之間的第一PMOS晶體管MP1、第二NMOS晶體管MN2、全局?jǐn)?shù)據(jù)總線GIO和第一NMOS晶體管MN1。其中，響應(yīng)顯現(xiàn)電流在全局總線上提供的電壓等于或小于vtl-vtp，即自第一PMOS晶體管MP1的閾值電壓減區(qū)電源電壓vtl的值。結(jié)果，通過電流鏡212，在第二PMOS晶體管MP2和第三NMOS晶體管MN3之間的輸出節(jié)點(diǎn)A的鏡像電壓變成邏輯高電平。
那時，若通過數(shù)據(jù)控制信號cp導(dǎo)通第四NMOS晶體管MN4，則輸出節(jié)點(diǎn)A的鏡像電壓是不穩(wěn)定的。因此，第二PMOS晶體管MP2的尺寸必須被設(shè)計，用于防止輸出節(jié)點(diǎn)的鏡像電壓快速減少。
其次，若數(shù)據(jù)控制信號cp為邏輯高電平，則第三PMOS晶體管MP3和第五NMOS晶體管MN5導(dǎo)通。此時，若鏡像電壓為邏輯高電平，則第六NMOS晶體管MN6導(dǎo)通，而第一節(jié)點(diǎn)B為邏輯低電平。然后，連接到第一節(jié)點(diǎn)B的鎖存器224保持輸出一邏輯高電平，直到數(shù)據(jù)控制信號cp在下次被激活之后第一節(jié)點(diǎn)B的電壓電平改變?yōu)橹埂?br> 在數(shù)據(jù)信號cdio被輸入邏輯低電平的另一種情形下，在發(fā)送器100中的第一NMOS晶體管MN1截止。結(jié)果，在電源電壓vtl和地vss之間的電流路徑處沒有產(chǎn)生顯現(xiàn)電流。因此，在電流鏡212中的第一和第二PMOS晶體管關(guān)閉。此時，若第四NMOS晶體管MN4通過數(shù)據(jù)控制信號cp導(dǎo)通，則輸出節(jié)點(diǎn)A的鏡像電壓下降，即邏輯低電平。
其次，若數(shù)據(jù)控制信號cp為邏輯高電平，則第三PMOS晶體管MP3和第五NMOS晶體管MN5導(dǎo)通。此時，若鏡像電壓為邏輯低電平，則第四PMOS晶體管MP4導(dǎo)通，而第一節(jié)點(diǎn)B為邏輯高電平。然后，連接到第一節(jié)點(diǎn)B的鎖存器224保持輸出一邏輯低電平，直到數(shù)據(jù)控制信號cp在下次被激活之后第一節(jié)點(diǎn)B的電壓電平改變?yōu)橹埂?br> 在接收器200中，電源電壓的電平約為1.8V。因此，若數(shù)據(jù)信號cdio為邏輯高電平，則全局?jǐn)?shù)據(jù)總線GIO的電壓電平稍高于0V；否則，因?yàn)镸OS晶體管的閾值電壓，所以全局?jǐn)?shù)據(jù)總線GIO的電壓電平約小于1V。即，在本發(fā)明中，提供給全局?jǐn)?shù)據(jù)總線GIO的電壓電平的變動范圍很窄，即約1V。相較之下，在現(xiàn)有技術(shù)中，若數(shù)據(jù)信號的變動范圍是從約0V到2V，如示于圖4的cdio，則提供給全局?jǐn)?shù)據(jù)總線GIO的電壓電平的變動范圍很寬，即約2V。因此，因?yàn)樘峁┙o全局?jǐn)?shù)據(jù)總線GIO的電壓電平的變動范圍很窄，所以根據(jù)本發(fā)明的半導(dǎo)體存儲裝置可以最小化在全局?jǐn)?shù)據(jù)總線GIO的電流消耗。結(jié)果，雖然全局?jǐn)?shù)據(jù)總線GIO具有超過128條線的許多總線，如256條線或512條線，但是半導(dǎo)體存儲裝置中的全局?jǐn)?shù)據(jù)總線GIO的電流消耗仍可以令人滿意。
另一方面，為了減少電流消耗，發(fā)送器100可以由上拉驅(qū)動器構(gòu)成，如一個PMOS晶體管，而非下拉驅(qū)動器構(gòu)成，如圖3所示的第一NMOS晶體管MN1。但是，在此由上拉驅(qū)動器構(gòu)成發(fā)送器100的情形下，上拉驅(qū)動器的尺寸應(yīng)該比下拉驅(qū)動器大兩倍。因此，上拉驅(qū)動器對于半導(dǎo)體存儲裝置中的發(fā)送器而言，并非適當(dāng)?shù)倪x擇。
此外，參考圖1，在圖3中所說明的各發(fā)送器100和接收器200，也可以應(yīng)用到連接至存儲庫的第二收發(fā)器20的第二發(fā)送器Tx，和連接至端口的第一發(fā)送器10的第一接收器QRx中的每一個。
如上所述，根據(jù)本發(fā)明的半導(dǎo)體存儲裝置具有使流過全局?jǐn)?shù)據(jù)總線的電流量最小化的效應(yīng)。結(jié)果，在半導(dǎo)體存儲裝置中的全局?jǐn)?shù)據(jù)總線具有許多條總線線路，如128，256和512條，多于傳統(tǒng)半導(dǎo)體存儲裝置所具有的總線。
盡管已結(jié)合特殊實(shí)施例對本發(fā)明進(jìn)行了說明，但是對本專業(yè)技術(shù)人員來說，很明顯在不脫離權(quán)利要求中限定的本發(fā)明的精神和范圍的情況下，可以進(jìn)行各種不同的變化和修正。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，其具有用于儲存數(shù)據(jù)的存儲庫和用作數(shù)據(jù)I/O端的端口，其包含用于傳送自所述端口輸入的數(shù)據(jù)的發(fā)送器；用于流過一顯現(xiàn)電流的全局?jǐn)?shù)據(jù)總線，所述顯現(xiàn)電流對應(yīng)于自所述發(fā)送器輸出的數(shù)據(jù)；及一接收器，用于通過使用電流鏡檢測所述顯現(xiàn)電流，并將對應(yīng)于所述檢測顯現(xiàn)電流的數(shù)據(jù)傳送至存儲庫，其中，所述數(shù)據(jù)總線電壓響應(yīng)于顯現(xiàn)電流的變動范圍比電源電壓和地之間的差距小。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，所述電源電壓被供應(yīng)到所述電流鏡。
3.如權(quán)利要求2所述的半導(dǎo)體存儲裝置，其中，接收器包含一電流鏡塊，用于建立全局?jǐn)?shù)據(jù)總線的顯現(xiàn)電流的鏡像，以輸出鏡像電壓作為數(shù)據(jù)；及一鎖存器塊，用于使自電流鏡塊輸出的鏡像電壓反相，并鎖存反相鏡像電壓作為數(shù)據(jù)，以將數(shù)據(jù)輸出到端口。
4.如權(quán)利要求3所述的半導(dǎo)體存儲裝置，其中，鎖存器塊包含一反相塊，其由一數(shù)據(jù)使能信號控制，用于使自電流鏡塊輸出的鏡像電壓反相；及一鎖存器，其具有兩個回路連接的反相器，用于鎖存反相鏡像電壓作為數(shù)據(jù)，以將數(shù)據(jù)輸出到端口。
5.如權(quán)利要求3所述的半導(dǎo)體存儲裝置，其中，電流鏡塊包含用于建立全局?jǐn)?shù)據(jù)總線的顯現(xiàn)電流的鏡像的電流鏡；連接在電流鏡和全局?jǐn)?shù)據(jù)總線之間，用于控制所述顯現(xiàn)電流量的電流控制塊；及連接到電流控制塊，用于響應(yīng)一數(shù)據(jù)控制信號啟動電流鏡的輸出的開關(guān)塊。
6.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其中，所述電流鏡塊包含具有柵極、漏極和源極的第一PMOS晶體管，其中，柵極和漏極為二極管式的連接，而源極連接到電源電壓；及具有柵極、漏極和源極的第二PMOS晶體管，其中，漏極連接到一輸出節(jié)點(diǎn)，源極連接到一電源電壓，柵極連接到第一PMOS晶體管的柵極。
7.如權(quán)利要求6所述的半導(dǎo)體存儲裝置，其中，電流控制塊包含具有柵極、漏極和源極的第一NMOS晶體管，其中，柵極連接到一參考電壓，源極連接到第一PMOS晶體管的漏極，而漏極連接到全局?jǐn)?shù)據(jù)總線；及具有柵極、漏極和源極的第二NMOS晶體管，其，中柵極連接到參考電壓，源極連接到第二PMOS晶體管的漏極。
8.如權(quán)利要求7所述的半導(dǎo)體存儲裝置，其中，開關(guān)塊包含具有柵極、漏極和源極的第三NMOS晶體管，其中，柵極連接到一數(shù)據(jù)使能信號，源極連接到第二NMOS晶體管的漏極，而漏極連接到地。
9.如權(quán)利要求4所述的半導(dǎo)體存儲裝置，其中，反相塊包含具有柵極、漏極和源極的第一PMOS晶體管，其中，柵極連接到反相的數(shù)據(jù)使能信號，源極連接到電源電壓；具有柵極、漏極和源極的第二PMOS晶體管，其中，柵極連接到自鏡像塊輸出的第一或第二數(shù)據(jù)，源極連接到第一PMOS晶體管的漏極，而漏極連接到鎖存器；具有柵極、漏極和源極的第一NMOS晶體管，其中，柵極連接到數(shù)據(jù)使能信號，而漏極連接到地；及具有柵極、漏極和源極的第二NMOS晶體管，其中，柵極連接到自鏡像塊輸出的第一或第二數(shù)據(jù)，漏極連接到第一NMOS晶體管的源極，而源極連接到鎖存器。
10.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，發(fā)送器包含一NMOS晶體管，其連接在全局?jǐn)?shù)據(jù)總線和地之間，具有連接到數(shù)據(jù)的柵極。
全文摘要
一種具有用于儲存數(shù)據(jù)的存儲庫和作為數(shù)據(jù)I/O端的端口的半導(dǎo)體存儲裝置，包含用于傳送自端口輸入的數(shù)據(jù)的發(fā)送器；用于流過對應(yīng)于自發(fā)送器輸出的數(shù)據(jù)的顯現(xiàn)電流的全局?jǐn)?shù)據(jù)總線；及用于通過使用電流鏡檢測顯現(xiàn)電流，并將與該檢測顯現(xiàn)電流對應(yīng)的數(shù)據(jù)傳送到存儲庫的接收器，其中，數(shù)據(jù)總線電壓響應(yīng)顯現(xiàn)電流的變動范圍窄于電源電壓和地之間的差值。
文檔編號G11C7/10GK1637937SQ200410069288
公開日2005年7月13日 申請日期2004年7月15日 優(yōu)先權(quán)日2003年12月22日
發(fā)明者樸炳一 申請人:海力士半導(dǎo)體有限公司