專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置；具體地，涉及用于檢索儲(chǔ)存在半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)庫(kù)中的數(shù)據(jù)的設(shè)備和方法。
背景技術(shù)：
一般而言，總線被定義為在系統(tǒng)或裝置內(nèi)部的一些功能塊之間的數(shù)據(jù)路徑。而且，半導(dǎo)體存儲(chǔ)裝置具有兩種總線，即局部數(shù)據(jù)總線和全局?jǐn)?shù)據(jù)總線。局部數(shù)據(jù)總線用在核心區(qū)域，如存儲(chǔ)庫(kù)之內(nèi)，而全局?jǐn)?shù)據(jù)總線用作將自數(shù)據(jù)I/O端口輸入的數(shù)據(jù)傳送到核心區(qū)域，或?qū)⒆院诵膮^(qū)域輸出的數(shù)據(jù)傳送到數(shù)據(jù)I/O端口的路徑。
圖1為傳統(tǒng)半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)路徑的框圖。
如圖所示，傳統(tǒng)半導(dǎo)體存儲(chǔ)裝置包含端口14、存儲(chǔ)庫(kù)16、全局?jǐn)?shù)據(jù)總線GIO、第一收發(fā)器10和第二收發(fā)器20。全局?jǐn)?shù)據(jù)總線GIO位于端口14和存儲(chǔ)庫(kù)16之間。第一收發(fā)器10耦合于端口14和全局?jǐn)?shù)據(jù)總線GIO之間，而另一個(gè)則耦合于存儲(chǔ)庫(kù)16和全局?jǐn)?shù)據(jù)總線GIO之間。
各收發(fā)器，如10和20，都具有發(fā)送器和接收器。即，第一收發(fā)器10包含用于將自端口14輸入的數(shù)據(jù)加載到全局?jǐn)?shù)據(jù)總線GIO的第一發(fā)送器QTx，和用于將全局?jǐn)?shù)據(jù)總線GIO的加載數(shù)據(jù)傳送到端口14的第一接收器QRx。此外，第二收發(fā)器20包含用于將自存儲(chǔ)庫(kù)16輸出的數(shù)據(jù)加載到全局?jǐn)?shù)據(jù)總線GIO的第二發(fā)送器Tx，和用于將全局?jǐn)?shù)據(jù)總線GIO的加載數(shù)據(jù)傳送到存儲(chǔ)庫(kù)16的第二接收器Rx。
圖2為示于圖1的第二發(fā)送器Tx和第一接收器QRx的示意圖。
如圖所示，第二發(fā)送器22(Tx)包含兩個(gè)MOS晶體管。其中之一的MP是具有柵極、漏極和源極的上拉PMOS晶體管其中，柵極接收來(lái)自存儲(chǔ)庫(kù)16的第一輸出數(shù)據(jù)信號(hào)aaa；漏極被提供核心電壓源VCC；且源極連接到全局?jǐn)?shù)據(jù)總線GIO。另一個(gè)的MN為具有柵極、漏極和源極的下拉NMOS晶體管其中，柵極接收自存儲(chǔ)庫(kù)16的第二輸出數(shù)據(jù)信號(hào)bbb；漏極被提供接地VSS；及源極連接到全局?jǐn)?shù)據(jù)總線GIO和上拉PMOS晶體管MP的源極。此外，第一接收器14(QRx)由一個(gè)CMOS反相器INV構(gòu)成。
再者，就結(jié)構(gòu)而言，第一發(fā)送器QTx和第二發(fā)送器22相同，而第二接收器Rx和第一接收器14相同。
若第一和第二數(shù)據(jù)信號(hào)aaa和bbb為邏輯低電平，則第二發(fā)送器22的上拉晶體管MP導(dǎo)通。因此，全局?jǐn)?shù)據(jù)總線GIO被提供邏輯高電平。接著，第一接收器14將全局?jǐn)?shù)據(jù)總線GIO的邏輯高電平電壓反相，輸出反相信號(hào)，即邏輯低電平電壓，作為數(shù)據(jù)信號(hào)ccc。
相較之下，若第一和第二數(shù)據(jù)信號(hào)aaa和bbb為邏輯高電平，則第二發(fā)送器22的下拉晶體管MN導(dǎo)通。因此，全局?jǐn)?shù)據(jù)總線GIO被提供邏輯低電平。接著，第一接收器14將全局?jǐn)?shù)據(jù)總線GIO的邏輯低電平電壓反相，輸出反相信號(hào)，即邏輯高電平電壓，作為數(shù)據(jù)信號(hào)ccc。
這里，若第一數(shù)據(jù)信號(hào)aaa為邏輯低電平，而第二數(shù)據(jù)信號(hào)bbb為邏輯高電平，則第二發(fā)送器22的輸出端為高阻抗(Hi-Z)。但是，當(dāng)?shù)谝粩?shù)據(jù)信號(hào)aaa為邏輯高電平，而第二數(shù)據(jù)信號(hào)bbb為邏輯低電平時(shí)，則第二發(fā)送器22被禁止。
如上所述，上述的操作被應(yīng)用到第一收發(fā)器10的第一發(fā)送器QTx和第二收發(fā)器20的第二接收器Rx。
典型地，為了增加帶寬，全局?jǐn)?shù)據(jù)總線GIO包括許多總線。例如，在具有最大帶寬的半導(dǎo)體存儲(chǔ)裝置的雙數(shù)據(jù)率II動(dòng)態(tài)隨機(jī)存儲(chǔ)器中(以下簡(jiǎn)稱DDR2 DRAM)，全局?jǐn)?shù)據(jù)總線包含64條總線。
在包含于全局總線中的總線數(shù)等于或小于64的情況下，雖然通過(guò)全局總線的數(shù)據(jù)的電壓電平在接地和核心電壓源VCC之間進(jìn)行變化，即數(shù)據(jù)的變動(dòng)范圍很寬，但是電流消耗不是關(guān)鍵問(wèn)題。換言之，電流消耗不是嚴(yán)重地大。
但是，若包含于全局總線中的總線數(shù)超過(guò)64，如總線數(shù)等于128，256或512，則因?yàn)閿?shù)據(jù)的變動(dòng)范圍很寬，所以電流消耗會(huì)快速地增加。
圖3為包含在傳統(tǒng)半導(dǎo)體存儲(chǔ)裝置中的各收發(fā)器的發(fā)射器和接收器的示意圖。
如圖所示，其中有發(fā)射器100和具有電流鏡塊210和鎖存器塊220的接收器200。其中，連接在端口和全局?jǐn)?shù)據(jù)總線GIO之間的發(fā)射器100用于將自端口輸入的數(shù)據(jù)傳輸?shù)饺謹(jǐn)?shù)據(jù)總線GIO。此外，用于將載入全局?jǐn)?shù)據(jù)總線GIO的數(shù)據(jù)傳輸?shù)酱鎯?chǔ)庫(kù)的接收器200連接在全局?jǐn)?shù)據(jù)總線GIO和存儲(chǔ)庫(kù)之間。
進(jìn)一步，參考圖1，發(fā)射器100具有響應(yīng)第一收發(fā)器10的第一發(fā)射器QTx的功能；包含電流鏡塊210和鎖存器塊220的接收器210具有響應(yīng)第二收發(fā)器20的第二接收器Rx的功能。
發(fā)射器100包含第一NMOS晶體管MN1。NMOS晶體管MN1的柵極接收數(shù)據(jù)信號(hào)cdio，NMOS晶體管的漏極連接到地，且NMOS晶體管的源極連接到全局?jǐn)?shù)據(jù)總線GIO。其中，第一NMOS晶體管MN1用作下拉驅(qū)動(dòng)器。
在接收器200中，電流鏡塊210包含用于反映全局?jǐn)?shù)據(jù)總線GIO的顯現(xiàn)電流的電流鏡212；連接在電流鏡212和全局?jǐn)?shù)據(jù)總線GIO之間的電流控制塊214用于控制顯現(xiàn)電流量；及連接到電流控制塊214的開關(guān)塊216用于響應(yīng)數(shù)據(jù)控制信號(hào)CP使能輸出電流鏡。其中，電流控制塊214由參考電壓vrtb控制。
其中，電流鏡212包含具有柵極、漏極和源極的第一PMOS晶體管MP1，其中，柵極和漏極為二極管式的連接，而源極則連接到電源電壓Vtl；及具有柵極、漏極和源極的第二PMOS晶體管MP2，其中漏極連接到輸出節(jié)點(diǎn)，源極連接到電源電壓vtl，柵極連接到第一PMOS晶體管MP1的柵極。此外，電流控制塊214包含具有柵極、，漏極和源極的第二NMPS晶體管MN2，其中柵極連接到參考電壓vrtb，源極連接到第一PMOS晶體管MP1的漏極，而漏極連接到全局?jǐn)?shù)據(jù)總線GIO；及具有柵極、漏極和源極的第三NMOS晶體管MN3，其中柵極連接到參考電壓vrtb，源極連接到第二PMOS晶體管MP2的漏極。此外，開關(guān)塊216包含具有柵極、漏極和源極的第四NMOS晶體管MN4，其中柵極連接到數(shù)據(jù)控制信號(hào)cp，源極連接到第三NMOS晶體管MN3，而漏極連接到地vss。
鎖存器塊220包含由數(shù)據(jù)控制信號(hào)cp和反相數(shù)據(jù)控制信號(hào)cpb控制，用于反相自電流鏡塊210輸出的鏡像電壓的反相塊222；及具有兩個(gè)回路連接的反相器INV1和INV2，用于鎖存反相鏡像電壓作為數(shù)據(jù)，以將數(shù)據(jù)輸出到存儲(chǔ)庫(kù)的鎖存器224。
詳細(xì)地說(shuō)，反相塊222包含具有柵極、漏極和源極的第三PMOS晶體管MP3，其中柵極連接到反相數(shù)據(jù)控制信號(hào)cpb，源極連接到電源電壓vtl；具有柵極、漏極和源極的第四PMOS晶體管MP4，其中柵極連接到自電流鏡塊210輸出的鏡像電壓，源極連接到第三PMOS晶體管MP3的漏極，而漏極連接到鎖存器224；具有柵極、漏極和源極的第五NMOS晶體管MN5，其中柵極連接到數(shù)據(jù)控制信號(hào)cp；漏極連接到地vss；及具有柵極、漏極和源極的第六NMOS晶體管MN6，其中柵極連接到自電流鏡塊222輸出的鏡像電壓，漏極連接到第五NMOS晶體管MN5的源極，而源極連接到鎖存器224。
簡(jiǎn)言之，接收器200包含用于反映全局?jǐn)?shù)據(jù)總線GIO的顯現(xiàn)電流，以輸出鏡像電壓作為數(shù)據(jù)的電流鏡塊210；及用于反相自電流鏡塊210輸出的鏡像電壓，并鎖存反轉(zhuǎn)的鏡像電壓作為數(shù)據(jù)，以將數(shù)據(jù)輸出到存儲(chǔ)庫(kù)的鎖存器塊220。
如上所述，用于檢索儲(chǔ)存在存儲(chǔ)庫(kù)的數(shù)據(jù)并將該數(shù)據(jù)傳輸?shù)蕉丝诘牧硪粋€(gè)發(fā)射器和接收器具有與發(fā)射器100和接收器200相同的結(jié)構(gòu)。
其中，為一種直流電壓的參考電壓vrtb，根據(jù)全局?jǐn)?shù)據(jù)總線GIO的長(zhǎng)度、操作頻率等具有預(yù)定的電位。
圖4為示于圖3中的發(fā)射器100和接收器200的仿真結(jié)果的波形圖。
當(dāng)輸入指令時(shí)，如寫入或讀取指令，數(shù)據(jù)控制信號(hào)cp為一種具有預(yù)定有效周期的高有效脈沖，如1tck(1個(gè)外部時(shí)鐘周期)。
下面，參考圖3和圖4，詳細(xì)說(shuō)明包含在根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置中的發(fā)射器和接收器的操作。
首先，若數(shù)據(jù)信號(hào)cdio為邏輯高電平，則第一NMOS晶體管MN1導(dǎo)通。然后，在全局?jǐn)?shù)據(jù)總線GIO上，會(huì)流過(guò)顯現(xiàn)電流。即，在源電壓vtl和地vss之間的一電流路徑上產(chǎn)生顯現(xiàn)電流，所述電流路徑經(jīng)過(guò)第一PMOS晶體管MP1、第二NMOS晶體管MN2、全局?jǐn)?shù)據(jù)總線GIO和第一NMOS晶體管MN1。其中，響應(yīng)顯現(xiàn)電流在全局?jǐn)?shù)據(jù)總線上提供的電壓等于或小于vtl-vtp，即第一PMOS晶體管MP1的閾值電壓減去電源電壓vtl的值。結(jié)果，通過(guò)電流鏡212，在第二PMOS晶體管MP2和第三NMOS晶體管MN3之間的輸出節(jié)點(diǎn)A的鏡像電壓變成邏輯高電平。
那時(shí)，若由數(shù)據(jù)控制信號(hào)cp導(dǎo)通第四NMOS晶體管MN4，則輸出節(jié)點(diǎn)A的鏡像電壓是不穩(wěn)定的。因此，第二PMOS晶體管MP2的尺寸必須被設(shè)計(jì)為用于防止輸出節(jié)點(diǎn)的鏡像電壓快速減少。
其次，若數(shù)據(jù)控制信號(hào)cp為邏輯高電平，則第三PMOS晶體管MP3和第五NMOS晶體管MN5導(dǎo)通。那時(shí)，若鏡像電壓為邏輯高電平，則第六NMOS晶體管MN6導(dǎo)通，而第一節(jié)點(diǎn)B為邏輯低電平。然后，連接到第一節(jié)點(diǎn)B的鎖存器224保持輸出一邏輯高電平，直到數(shù)據(jù)控制信號(hào)cp在下次被激活之后，第一節(jié)點(diǎn)B的電壓電平改變?yōu)橹埂?br> 在數(shù)據(jù)信號(hào)cdio被輸入邏輯低電平的另一種情形下，在發(fā)射器100中的第一NMOS晶體管MN1導(dǎo)通。結(jié)果，在電源電壓vtl和地vss之間的電流路徑不產(chǎn)生顯現(xiàn)電流。因此，在電流鏡212中的第一和第二PMOS晶體管截止。此時(shí)，若第四NMOS晶體管MN4由數(shù)據(jù)控制信號(hào)cp導(dǎo)通，則輸出節(jié)點(diǎn)A的鏡像電壓下降，即邏輯低電平。
其次，若數(shù)據(jù)控制信號(hào)cp為邏輯高電平，則第三PMOS晶體管MP3和第五NMOS晶體管MN5導(dǎo)通。此時(shí)，若鏡像電壓為邏輯低電平，則第四PMOS晶體管MP4導(dǎo)通，而第一節(jié)點(diǎn)B為邏輯高電平。然后，連接到第一節(jié)點(diǎn)B的鎖存器224保持輸出邏輯低電平，直到數(shù)據(jù)控制信號(hào)cp在下次被激活之后，第一節(jié)點(diǎn)B的電壓電平改變?yōu)橹埂?br> 在接收器200中，電源電壓的電平約為1.8V。因此，若數(shù)據(jù)信號(hào)cdio為邏輯高電平，則全局?jǐn)?shù)據(jù)總線GIO的電壓電平稍高于0V；否則，因?yàn)镸OS晶體管的閾值電壓，所以全局?jǐn)?shù)據(jù)總線GIO的電壓電平約小于1V。換言之，在本發(fā)明中，供應(yīng)到全局?jǐn)?shù)據(jù)總線GIO的電壓電平的變動(dòng)范圍很窄，即約1V。相較之下，在現(xiàn)有技術(shù)中，若數(shù)據(jù)信號(hào)的變動(dòng)范圍是從約0V到約2V，如圖4所示的cdio，則供應(yīng)到全局?jǐn)?shù)據(jù)總線GIO的電壓電平的變動(dòng)范圍很寬，即約2V。因此，因?yàn)楣?yīng)到全局?jǐn)?shù)據(jù)總線GIO的電壓電平的變動(dòng)范圍很窄，所以根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置可以使全局?jǐn)?shù)據(jù)總線GIO中的電流消耗最小化。結(jié)果，雖然全局?jǐn)?shù)據(jù)總線GIO所具有的數(shù)據(jù)總線超過(guò)128條，如256條或5 12條，但是半導(dǎo)體存儲(chǔ)裝置中的全局?jǐn)?shù)據(jù)總線GIO的電流消耗符合要求。
另一方面，為了減少電流消耗，如圖3所示，發(fā)射器100可以由拉升驅(qū)動(dòng)器構(gòu)成，如一個(gè)PMOS晶體管，而非下拉驅(qū)動(dòng)器，如第一NMOS晶體管MN1。但是，在發(fā)射器100由拉升驅(qū)動(dòng)器構(gòu)成的情形下，拉升驅(qū)動(dòng)器的尺寸應(yīng)該比下拉驅(qū)動(dòng)器的大兩倍。因此，拉升驅(qū)動(dòng)器對(duì)于半導(dǎo)體存儲(chǔ)裝置中的發(fā)射器而言，并非適當(dāng)?shù)倪x擇。
此外，參考圖1，在圖3中所示的發(fā)射器100和接收器200均也可以應(yīng)用于連接到存儲(chǔ)庫(kù)的第二收發(fā)器20的第二發(fā)射器Tx，和連接到端口的第一發(fā)射器10的第一接收器QRx。
如上所述，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置具有最小化流過(guò)全局?jǐn)?shù)據(jù)總線的電流量的效應(yīng)。結(jié)果，在半導(dǎo)體存儲(chǔ)裝置中的全局?jǐn)?shù)據(jù)總線，具有許多比傳統(tǒng)半導(dǎo)體存儲(chǔ)裝置更多的全局?jǐn)?shù)據(jù)總線，如128、256和512條。
半導(dǎo)體存儲(chǔ)裝置典型具有許多存儲(chǔ)庫(kù)和許多端口，且一全局?jǐn)?shù)據(jù)總線GIO連接到多個(gè)存儲(chǔ)庫(kù)和多個(gè)端口。因此，為在多個(gè)存儲(chǔ)庫(kù)和端口之間傳輸數(shù)據(jù)，全局?jǐn)?shù)據(jù)總線GIO連接到多個(gè)收發(fā)器，用于將數(shù)據(jù)在全局?jǐn)?shù)據(jù)總線GIO和存儲(chǔ)庫(kù)之間，或在全局?jǐn)?shù)據(jù)總線GIO和端口之間傳輸。
但是，因?yàn)閰⒖茧妷簐rtb被供應(yīng)到第二和第三NMOS晶體管MN2和MN3的柵極，所以圖3所示的接收器總是導(dǎo)通。因此，即使在沒(méi)有操作接收器時(shí)，接收器仍然消耗電流。
雖然多個(gè)收發(fā)器連接到全局?jǐn)?shù)據(jù)總線GIO的一條總線，但是只有一對(duì)發(fā)射器和接收器通過(guò)所述一條總線在半導(dǎo)體存儲(chǔ)裝置的操作中以一預(yù)定的時(shí)序彼此交換數(shù)據(jù)。因此，除了操作的收發(fā)器之外，電流消耗會(huì)以預(yù)定的時(shí)序發(fā)生在所有連接到全局?jǐn)?shù)據(jù)總線GIO的未使用的收發(fā)器。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種半導(dǎo)體存儲(chǔ)裝置，用于在半導(dǎo)體存儲(chǔ)裝置包含使用電流檢測(cè)法在全局?jǐn)?shù)據(jù)總線中捕獲數(shù)據(jù)的收發(fā)器的情形下，以一預(yù)定的時(shí)序最小化在實(shí)際未使用的收發(fā)器的接收器中的電流消耗。
根據(jù)本發(fā)明的一個(gè)方面，本發(fā)明提供一種具有用于儲(chǔ)存數(shù)據(jù)的存儲(chǔ)庫(kù)和作為數(shù)據(jù)I/O端的端口的半導(dǎo)體存儲(chǔ)裝置，包含用于流過(guò)對(duì)應(yīng)于所述數(shù)據(jù)的顯現(xiàn)電流的全局?jǐn)?shù)據(jù)總線；響應(yīng)輸入指令，用于在存儲(chǔ)庫(kù)和全局?jǐn)?shù)據(jù)總線之間傳輸數(shù)據(jù)的多個(gè)第一收發(fā)器；每一個(gè)都用于選擇性地將全局?jǐn)?shù)據(jù)總線連接到多個(gè)第一收發(fā)器的每一個(gè)的多個(gè)第一開關(guān)塊；響應(yīng)輸入指令，用于在端口和全局?jǐn)?shù)據(jù)總線之間傳送數(shù)據(jù)的多個(gè)第二收發(fā)器；及每一個(gè)都用于選擇性地將全局?jǐn)?shù)據(jù)總線連接到多個(gè)第二收發(fā)器的每一個(gè)的多個(gè)第二開關(guān)塊，其中，響應(yīng)顯現(xiàn)電流的數(shù)據(jù)總線電壓的變動(dòng)范圍窄于電源電壓和地之間的差值。


從以下結(jié)合附圖對(duì)優(yōu)選實(shí)施例的描述中，本發(fā)明的上述目的和其它的目的與特征將會(huì)更清楚，其中圖1為傳統(tǒng)半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)路徑的方塊圖；圖2為描述示于圖1的發(fā)射器和接收器的示意圖；圖3為描述傳統(tǒng)半導(dǎo)體存儲(chǔ)裝置中的發(fā)射器和接收器的示意圖；圖4為示出有關(guān)圖3中所示的發(fā)射器和接收器的電流消耗的仿真結(jié)果的波形圖；圖5為示出根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)路徑的方塊圖；圖6為描述示于圖5的收發(fā)器和開關(guān)的示意圖；及圖7示出與圖3的傳統(tǒng)半導(dǎo)體存儲(chǔ)裝置相較，有關(guān)根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的電流消耗的仿真結(jié)果的波形圖。
具體實(shí)施例方式
下面，將參考附圖詳細(xì)說(shuō)明根據(jù)本發(fā)明的用于最小化電流消耗的半導(dǎo)體存儲(chǔ)裝置。
圖5為根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)路徑的方塊圖。
如圖所示，半導(dǎo)體存儲(chǔ)裝置包含多個(gè)I/O端口端口0和端口1；多個(gè)存儲(chǔ)庫(kù)，存儲(chǔ)庫(kù)0、存儲(chǔ)庫(kù)1、存儲(chǔ)庫(kù)2和存儲(chǔ)庫(kù)3；位于多個(gè)I/O端口，端口0和端口1，與多個(gè)存儲(chǔ)庫(kù)，存儲(chǔ)庫(kù)0、存儲(chǔ)庫(kù)1，存儲(chǔ)庫(kù)2和存儲(chǔ)庫(kù)3之間的全局?jǐn)?shù)據(jù)總線GIO；用于在全局?jǐn)?shù)據(jù)總線GIO與多個(gè)存儲(chǔ)庫(kù)，存儲(chǔ)庫(kù)0、存儲(chǔ)庫(kù)1、存儲(chǔ)庫(kù)2和存儲(chǔ)庫(kù)3之間交換數(shù)據(jù)的多個(gè)第一收發(fā)器530、540、550和560；多個(gè)第一開關(guān)S/W2，S/W3，S/W4和S/W5，每一個(gè)開關(guān)均用于連接或斷開全局?jǐn)?shù)據(jù)總線GIO和多個(gè)存儲(chǔ)庫(kù)，存儲(chǔ)庫(kù)O、存儲(chǔ)庫(kù)1、存儲(chǔ)庫(kù)2和存儲(chǔ)庫(kù)3的每一個(gè)；多個(gè)第二收發(fā)器510和520，用于在全局?jǐn)?shù)據(jù)總線GIO與多個(gè)I/O端口，端口0和端口1之間交換數(shù)據(jù)；及多個(gè)第二開關(guān)S/W0和S/W1，每一開關(guān)均用于連接/斷開全局?jǐn)?shù)據(jù)總線GIO和多個(gè)I/O端口，端口0和端口1的每一個(gè)。
即，在根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置中，多個(gè)第一開關(guān)S/W2、S/W3、S/W4和S/W5位于全局?jǐn)?shù)據(jù)總線GIO與多個(gè)存儲(chǔ)庫(kù)，存儲(chǔ)庫(kù)0、存儲(chǔ)庫(kù)1、存儲(chǔ)庫(kù)2和存儲(chǔ)庫(kù)3之間。此外，若半導(dǎo)體存儲(chǔ)裝置具有多個(gè)I/O端口，即多端口半導(dǎo)體存儲(chǔ)裝置，就像示于圖5的半導(dǎo)體存儲(chǔ)裝置，則多個(gè)第二開關(guān)S/W1和S/W2位于全局?jǐn)?shù)據(jù)總線GIO與多個(gè)I/O端口，端口0和端口1之間。否則，若半導(dǎo)體存儲(chǔ)裝置不具有多個(gè)I/O端口，如S/W1和S/W2，則不需要第二開關(guān)，。
圖6為示于圖5的第一收發(fā)器，如10，和開關(guān)S/W的示意圖。
如圖所示，包含在第一收發(fā)器510中發(fā)射器Tx和接收器Rx，與圖3所示的發(fā)射器100和接收器200相同。因此，此處不再說(shuō)明收發(fā)器10Tx和Rx的結(jié)構(gòu)和操作。
其中，開關(guān)S/W由具有柵極、漏極和源極的NMOS晶體管MN7構(gòu)成，其中，柵極連接到第一開關(guān)控制信號(hào)sw，漏極和源極均連接到收發(fā)器Tx和Rx及全局?jǐn)?shù)據(jù)總線GIO。第一開關(guān)控制信號(hào)sw響應(yīng)關(guān)于響應(yīng)第一收發(fā)器的存儲(chǔ)庫(kù)的指令產(chǎn)生。該指令為一種讀取指令、寫入指令等。
另一方面，雖然在圖6只說(shuō)明第一收發(fā)器，但是第二收發(fā)器，如510，的結(jié)構(gòu)和操作與第一收發(fā)器的相同。此外，第二開關(guān)的結(jié)構(gòu)與第一開關(guān)相同，但用于控制第二開關(guān)的第二開關(guān)控制信號(hào)則是響應(yīng)接收數(shù)據(jù)和和指令的端口產(chǎn)生，所述指令如讀取指令和寫入指令，。
再者，若半導(dǎo)體存儲(chǔ)裝置具有多個(gè)全局?jǐn)?shù)據(jù)總線，則各存儲(chǔ)庫(kù)和各端口都應(yīng)具有多個(gè)與全局?jǐn)?shù)據(jù)總線數(shù)一樣多的收發(fā)器和開關(guān)。
下表1示出響應(yīng)多個(gè)存儲(chǔ)庫(kù)，存儲(chǔ)庫(kù)0、存儲(chǔ)庫(kù)1、存儲(chǔ)庫(kù)2和存儲(chǔ)庫(kù)3的每一個(gè)與多個(gè)I/O端口，端口0和端口1的每一個(gè)之間的數(shù)據(jù)路徑，多個(gè)第一和第二開關(guān)S/W0、S/W1、S/W2、S/W3、S/W4和S/W5的狀態(tài)。

表1 第一和第二開關(guān)的狀態(tài)(其中，○表示導(dǎo)通狀態(tài)，而×表示斷開狀態(tài))參考表1和圖5，當(dāng)在存儲(chǔ)庫(kù)，如存儲(chǔ)庫(kù)0，和I/O端口，如端口0，之間傳輸數(shù)據(jù)時(shí)，連接在存儲(chǔ)庫(kù)如存儲(chǔ)庫(kù)0與第一收發(fā)器如30之間的第一開關(guān)，如S/W2，其中，所述第一收發(fā)器包含發(fā)射器如Tx0和接收器如Rx0，及連接在端口如端口0與第二收發(fā)器如10之間的第二開關(guān)，如S/W0，其中，所述第二收發(fā)器包含發(fā)射器如QTx0和接收器如QRx0，均被導(dǎo)通。此時(shí)，除了S/W0和S/W2以外的所有的第一和第二開關(guān)，如S/W1，S/W3，S/W4和S/W5，均斷開。同理，在其他情形下，用于在各端口和各存儲(chǔ)庫(kù)之間傳輸數(shù)據(jù)的一些第一和第二開關(guān)是導(dǎo)通的，而用于在各端口和各存儲(chǔ)庫(kù)之間傳輸數(shù)據(jù)的其它的第一和第二開關(guān)則是斷開的。
因此，在本發(fā)明中，因?yàn)槌擞糜谠诟鞫丝诤透鞔鎯?chǔ)庫(kù)之間傳輸數(shù)據(jù)的操作收發(fā)器外，所有未用于在各端口和各存儲(chǔ)庫(kù)之間傳輸數(shù)據(jù)的未使用的收發(fā)器均與全局?jǐn)?shù)據(jù)總線GIO斷接，所以可以防止未使用的收發(fā)器產(chǎn)生電流消耗。
圖7為與圖3所示的傳統(tǒng)半導(dǎo)體存儲(chǔ)裝置相比，有關(guān)根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的電流消耗的仿真結(jié)果的波形圖。
如圖所示，與傳統(tǒng)半導(dǎo)體存儲(chǔ)裝置相比，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的電流消耗平均約減少18％。
此外，如上所述，半導(dǎo)體存儲(chǔ)裝置包含兩種開關(guān)，即，一種連接在存儲(chǔ)庫(kù)和全局?jǐn)?shù)據(jù)總線之間，而另一種連接在端口和全局?jǐn)?shù)據(jù)總線之間。但是，若半導(dǎo)體存儲(chǔ)裝置不包含多端口，即，端口和全局?jǐn)?shù)據(jù)總線之間的數(shù)據(jù)路徑固定，則在存儲(chǔ)庫(kù)和全局?jǐn)?shù)據(jù)總線之間需要開關(guān)。
此外，雖然上述開關(guān)具有NMOS晶體管，但是此開關(guān)也可以由其它的開關(guān)裝置構(gòu)成，如PMOS晶體管、雙極晶體管等。
此外，為了減少電流消耗，本發(fā)明可以應(yīng)用在含有使用電流檢測(cè)法傳輸數(shù)據(jù)、指令等的收發(fā)器的設(shè)備中。
雖然已以有關(guān)優(yōu)選實(shí)施例對(duì)本發(fā)明進(jìn)行了說(shuō)明，但是對(duì)本專業(yè)技術(shù)人員來(lái)說(shuō)很明顯的是可在不脫離權(quán)利要求所限定的本發(fā)明的范圍的情況下進(jìn)行不同的變化和改進(jìn)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，具有用于儲(chǔ)存數(shù)據(jù)的存儲(chǔ)庫(kù)和作為數(shù)據(jù)I/O端的端口，包含用于流過(guò)與數(shù)據(jù)對(duì)應(yīng)的顯現(xiàn)電流的全局?jǐn)?shù)據(jù)總線；響應(yīng)輸入指令，用于在存儲(chǔ)庫(kù)和全局?jǐn)?shù)據(jù)總線之間傳輸數(shù)據(jù)的多個(gè)第一收發(fā)器；每一個(gè)都用于選擇性地將全局?jǐn)?shù)據(jù)總線連接到多個(gè)第一收發(fā)器的每一個(gè)的多個(gè)第一開關(guān)塊；響應(yīng)輸入指令，用于在端口和全局?jǐn)?shù)據(jù)總線之間傳輸數(shù)據(jù)的多個(gè)第二收發(fā)器；及每一個(gè)都用于選擇性地將全局?jǐn)?shù)據(jù)總線連接到多個(gè)第二收發(fā)器的每一個(gè)的多個(gè)第二開關(guān)塊，其中，響應(yīng)顯現(xiàn)電流的數(shù)據(jù)總線電壓的變動(dòng)范圍窄于電源電壓和地之間的差值。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第一和第二收發(fā)器每一個(gè)均包含一發(fā)射器，其具有由控制信號(hào)控制的下拉驅(qū)動(dòng)器，用于傳輸自端口輸入或自存儲(chǔ)庫(kù)檢索的數(shù)據(jù)；及一接收器，用于通過(guò)使用電流鏡檢測(cè)顯現(xiàn)電流，并將對(duì)應(yīng)于檢測(cè)顯現(xiàn)電流的數(shù)據(jù)傳輸?shù)酱鎯?chǔ)庫(kù)和端口之一。
3.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述接收器包含用于反映全局?jǐn)?shù)據(jù)總線中的電流，以輸出該電流作為數(shù)據(jù)的電流鏡塊；及用于鎖存自電流鏡塊輸出的數(shù)據(jù)的鎖存器塊。
4.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述電流鏡塊包含用于反映電流的電流鏡；連接在電流鏡和全局?jǐn)?shù)據(jù)總線之間，用于控制電流量的電流控制塊；及連接到電流控制塊，用于響應(yīng)數(shù)據(jù)控制信號(hào)啟動(dòng)電流鏡的輸出的第三開關(guān)塊。
5.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述鎖存器塊包含由數(shù)據(jù)使能信號(hào)控制，用于反相自電流鏡塊輸出的數(shù)據(jù)的反相塊；及用于鎖存數(shù)據(jù)的鎖存器。
6.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述電流鏡包含具有柵極、漏極和源極的第一PMOS晶體管，其中，柵極和漏極為二極管連接，源極連接到電源電壓；及具有柵極、漏極和源極的第二PMOS晶體管，其中，漏極連接到輸出節(jié)點(diǎn)，源極連接到電源電壓，柵極連接到第一PMOS晶體管的柵極。
7.如權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述電流控制塊包含具有柵極、漏極和源極的第一NMOS晶體管，其中，柵極連接到參考電壓，源極連接到第一PMOS晶體管的漏極，而漏極連接到全局?jǐn)?shù)據(jù)總線；及具有柵極、漏極和源極的第二NMOS晶體管，其中，柵極連接到參考電壓，源極連接到第二PMOS的漏極。
8.如權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第三開關(guān)塊包含具有柵極、漏極和源極的第三NMOS晶體管，其中，柵極連接到數(shù)據(jù)使能信號(hào)，源極連接到第二NMOS晶體管的漏極，而漏極連接到地。
9.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述反相塊包含具有柵極、漏極和源極的第一PMOS晶體管，其中，柵極連接到反相數(shù)據(jù)使能信號(hào)，源極連接到電源電壓；具有柵極、漏極和源極的第二PMOS晶體管，其中，柵極連接到自鏡像塊輸出的第一或第二數(shù)據(jù)，源極連接到第一PMOS晶體管的漏極，而漏極連接到鎖存器；具有柵極、漏極和源極的第一NMOS晶體管，其中，柵極連接到數(shù)據(jù)使能信號(hào)，而漏極連接到地；及具有柵極、漏極和源極的第二NMOS晶體管，其中，柵極連接到自鏡像塊輸出的第一或第二數(shù)據(jù)，漏極連接到第一NMOS晶體管的源極，而源極連接到鎖存器。
10.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述鎖存器包含兩個(gè)反相器。
11.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述下拉驅(qū)動(dòng)器包含一連接在全局?jǐn)?shù)據(jù)總線和地之間的NMOS晶體管，其柵極連接至數(shù)據(jù)。
12.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第一開關(guān)塊包含具有柵極、漏極和源極的MOS晶體管，其中，柵極響應(yīng)與存儲(chǔ)庫(kù)相關(guān)的列指令連接到第一控制信號(hào)，漏極和源極均連接到第一收發(fā)器和全局?jǐn)?shù)據(jù)總線。
13.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第二開關(guān)塊包含具有柵極、漏極和源極的MOS晶體管，其中，柵極響應(yīng)與端口相關(guān)的列指令連接到第二控制信號(hào)，漏極和源極都連接到第二收發(fā)器和全局?jǐn)?shù)據(jù)總線。
全文摘要
一種具有用于儲(chǔ)存數(shù)據(jù)的存儲(chǔ)庫(kù)和作為數(shù)據(jù)I/O端的端口的半導(dǎo)體存儲(chǔ)裝置，包含用于流過(guò)與該數(shù)據(jù)對(duì)應(yīng)的顯現(xiàn)電流的全局?jǐn)?shù)據(jù)總線；響應(yīng)輸入指令，用于在存儲(chǔ)庫(kù)和全局?jǐn)?shù)據(jù)總線之間傳遞數(shù)據(jù)的多個(gè)第一收發(fā)器；多個(gè)第一開關(guān)塊，每一個(gè)都用于將全局?jǐn)?shù)據(jù)總線選擇性連接到多個(gè)第一收發(fā)器的每一個(gè)；響應(yīng)輸入指令，用于在端口和全局?jǐn)?shù)據(jù)總線之間傳遞數(shù)據(jù)的多個(gè)第二收發(fā)器；及多個(gè)第二開關(guān)塊，每一個(gè)都用于將全局?jǐn)?shù)據(jù)總線選擇性連接到多個(gè)第二收發(fā)器的每一個(gè)。
文檔編號(hào)G11C7/18GK1637938SQ200410069289
公開日2005年7月13日 申請(qǐng)日期2004年7月15日 優(yōu)先權(quán)日2003年12月29日
發(fā)明者樸炳一 申請(qǐng)人:海力士半導(dǎo)體有限公司