專利名稱：源信號線驅(qū)動器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型是有關(guān)于一種源信號線驅(qū)動裝置，特別是有關(guān)于一種源信號線驅(qū)動裝置，適用于閃存裝置，用以驅(qū)動源信號線，且此源信號線驅(qū)動裝置在存儲器裝置中，占有較小的面積。
背景技術(shù)：
圖1是表示快閃半導(dǎo)體存儲器裝置的基本結(jié)構(gòu)。存儲器是由多個(gè)存儲單元(Memory Cell)及其它組件等所構(gòu)成，多個(gè)存儲單元100，0至102n-1，m-1依序地以數(shù)組方式排列成為存儲單元數(shù)組(Memory Array)10。每一存儲單元(如圖1的標(biāo)號“100，0”)具有存儲晶體管，且存儲晶體管用以儲存“1”準(zhǔn)位或“0”準(zhǔn)位。在存儲單元數(shù)組10中，字符線(Word line)WL10至WL12n-1是用以致能列(Row)方向的存儲單元。字符譯碼器(Word line decoder)11接收列地址信號以選擇對應(yīng)的字符線WL10至WL12n-1。位譯碼器(Bit linedecoder)12接收行地址信號以選擇對應(yīng)的位線BL10至BL1m-1。即借著行與列的各個(gè)地址信號來選擇存儲單元數(shù)組10的任意個(gè)存儲單元，進(jìn)而對被選擇的存儲單元做讀取、程序化或清除的動作。另外，如圖所示，源信號線SL10至SL1n-1連接于源信號線驅(qū)動器(Source Driver)13，且與字符線WL10至WL12n-1平行并向字符譯碼器11延伸。每一條源信號線提供電壓至對應(yīng)的兩列存儲單元，例如存儲單元100，0至100，m-1及101，0至101，m-1共同耦接源信號線SL10，且源信號線SL10提供電壓至存儲單元100，0至100，m-1及101，0至101，m-1。在存儲單元做讀取、程序化或清除動作時(shí)，源信號線SL10至SL1n-1所具有的不同狀態(tài)，是透過源信號線驅(qū)動器13加以控制。
圖2是表示閃存的存儲單元等效示意圖。以存儲單元100，0及100，1為例。存儲單元100，0及100，1的控制閘分別耦接字符線WL10及WL11，兩者的漏極均耦接位線BL10，兩者的源極均耦接源信號線SL10，源信號線SL10則可提供電壓至存儲單元100，0及100，1。
圖3是表示習(xí)知源信號線驅(qū)動器的示意圖。如圖所示，源信號線驅(qū)動器具有多個(gè)源信號驅(qū)動單元，且一個(gè)源信號線驅(qū)動單元控制一條源信號線，進(jìn)而控制對應(yīng)的兩列的存儲單元，例如，源信號線驅(qū)動單元130控制源信號線SL10，而源信號線SL10則提供電壓制兩列存儲單元100，0至100，m-1及101，0至101，m-1。每一源信號線驅(qū)動單元由三個(gè)部分所組成，以源信號線驅(qū)動單元130為例，第一電路1310包括晶體管N130、N140及N150；第二電路1320包括由反相器I110及I120所組成的栓鎖電路；第三電路1330包括晶體管N110及N120，且由于晶體管N110的柵極耦接VDD的電源線VDD1，故晶體管N110維持在導(dǎo)通狀態(tài)。此處VDD是代表核心電路(core circuit)的操作電源電壓，就半導(dǎo)體制程而定，可以是3.3V、2.5V或是1.8V，并非為10-12V的程序化電壓。
以源信號線驅(qū)動單元130為例。在讀取及清除周期，以及在程序周期時(shí)而字符線WL10及WL11未被選擇時(shí)，晶體管N140及N150關(guān)閉。晶體管N130因其柵極所接收的信號P1為低電壓準(zhǔn)位而關(guān)閉。晶體管N120因其柵極所接收信號PL1為VDD而導(dǎo)通。因此，源信號線SL10透過導(dǎo)通的晶體管N110及N120而耦接于接地線GND1。例如，在讀取周期，為了要讀取數(shù)據(jù)，晶體管N120因其柵極接收VDD而導(dǎo)通，信號源信號線SL10則透過晶體管N110及N120而耦接于接地線GND1。
此外，當(dāng)存儲單元100，0要執(zhí)行程序化，字符線WL10及信號P1為VDD，使得晶體管N150及晶體管N130導(dǎo)通。第一電路1310中的晶體管N130及N150將反相源信號線SLB10的電壓準(zhǔn)位拉至接地線GND1的低電壓準(zhǔn)位。藉由反相器I110及I120所組成的栓鎖電路，而將源信號線SL10箝制在電源線VPP1的高電壓準(zhǔn)位。再者，晶體管N120的柵極接收低電壓準(zhǔn)位的信號PL1，使得關(guān)閉的晶體管N120隔離了接地線GND1與信號源信號線SL10。因此源信號線SL10為高電壓準(zhǔn)位，而存儲單元100，0可執(zhí)行程序化。
由上述得知，每一源信號線驅(qū)動單元的第三電路均具有兩個(gè)晶體管，是用來控制對應(yīng)的源信號線的電壓準(zhǔn)位，而進(jìn)一步控制對應(yīng)的多個(gè)存儲單元。
一般來說，晶體管N110及N120、N111及N121至N11n-1及N12n-1的尺寸是與數(shù)據(jù)輸出入端口的數(shù)量成比例。即存儲器的尺寸是隨數(shù)據(jù)輸出入端口的數(shù)量而增加。近年來，越來越多應(yīng)用于FPGA(Field Programmable Gate Arrays)的閃存需要非常多的數(shù)據(jù)輸出入總線。習(xí)知源信號線驅(qū)動器中，源信號線驅(qū)動單元的第三電路的堆棧晶體管架構(gòu)在存儲器中會占有較大的面積。

發(fā)明內(nèi)容
有鑒于此，為了解決上述問題，本實(shí)用新型主要目的在于提供一種源信號線驅(qū)動器，適用于閃存。
為獲致上述的目的，本實(shí)用新型提出一種源信號線驅(qū)動器，適用于存儲器裝置，用以驅(qū)動耦接至多個(gè)閃存的多個(gè)源信號線。此源信號線驅(qū)動器包括多個(gè)源信號線驅(qū)動單元以及控制電路。每一源信號驅(qū)動單元用以驅(qū)動對應(yīng)的源信號線，且每一源信號線連接至兩行閃存。此外，每一源信號驅(qū)動單元包括栓鎖電路、第一電路及第二電路。栓鎖電路耦接于對應(yīng)的源信號線與對應(yīng)的反相源信號線之間。當(dāng)對應(yīng)的兩行閃存中的任一閃存要執(zhí)行程序化時(shí)，第一電路將對應(yīng)的反相源信號線拉低至接地準(zhǔn)位，且第二電路將對應(yīng)的源信號線連接至共通節(jié)點(diǎn)。
控制電路是耦接于共通接點(diǎn)以及接地線之間，當(dāng)?shù)乳W存其中的任一者要執(zhí)行程序化時(shí)，隔絕共通接點(diǎn)與該接地線，當(dāng)?shù)乳W存均不執(zhí)行程序化時(shí)，將共通接點(diǎn)拉至接地準(zhǔn)位。


圖1表示閃存裝置的基本結(jié)構(gòu)。
圖2表示閃存的存儲單元等效示意圖。
圖3表示習(xí)知源信號線驅(qū)動器的示意圖。
圖4表示本實(shí)用新型的閃存裝置示意圖。
圖5表示本實(shí)用新型的源信號線驅(qū)動器架構(gòu)圖。
符號說明10～存儲單元數(shù)組；100，0...102n-1，m-1～存儲單元；11～字符譯碼器；12～位譯碼器；13～源信號線驅(qū)動器；1310...131n-1～第一電路；1320...132n-1～第二電路；1330...133n-1～第三電路；BL10...BL1n-1～位線；GND1～接地線；I110...I11n-1、I120...I12n-1～反相器；N110...N11n-1、N120...N12n-1、N130...N13n-1、N140...N14n-1、N150...N15n-1～晶體管；SL10...SL1n-1～源信號線；SLB10...SLB1n-1～源信號線；VDD1～電源線；VPP1～電源線；WL10...WL12n-1～字符線；20～存儲單元數(shù)組；200，0...202n-1，m-1存儲單元；21～字符譯碼器；22～位譯碼器；23～源信號線驅(qū)動器；2310...231n-1～第一電路；2320...232n-1～栓鎖電路；2330...233n-1～第二電路；BL20...BL2m-1～位線；GND2～接地線；I210...I21n-1、I220...I22n-1～反相器；N210...N21n-1、N220...N22n-1、N230...N23n-1N240...N24n-1、N250...N25n-1～晶體管；SL20...SL2n-1～源信號線；SLB20...SLB2n-1～源信號線；VPP2～電源線；WL20...WL22n-1～字符線。
具體實(shí)施方式
為使本實(shí)用新型的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下圖4是表示本實(shí)用新型的閃存裝置示意圖。此閃存裝置包括存儲單元數(shù)組20、字符譯碼器21、位譯碼器22以及源信號線驅(qū)動器23。多個(gè)字元線WL20至WL2n-1與位線BL20至BL2m-1彼此交錯(cuò)形成存儲單元數(shù)組20。源信號線驅(qū)動器23控制源信號線SL20至SL2n-1，且每一源信號線提供電壓至兩列存儲單元。
圖5是表示本實(shí)用新型的源信號線驅(qū)動器架構(gòu)圖。源信號線驅(qū)動器23具有多個(gè)源信號線驅(qū)動單元230至23n-1以及控制電路231。控制電路231包括晶體管N22，其源極耦接至接地線GND2，且其柵極接收信號PL2。參閱圖4及圖5，一個(gè)源信號線驅(qū)動單元控制一條源信號線，進(jìn)而提供電壓至對應(yīng)的兩列存儲單元，例如，源信號線驅(qū)動單元230控制源信號線SL20，而源信號線SL20可提供電壓給兩列存儲單元200，0至200，m-1及201，0至201，m-1。
每一源信號線驅(qū)動單元由三個(gè)部分所組成。在源信號線驅(qū)動單元230中，第一電路2310包括晶體管N230、N240及N250，栓鎖電路2320由反相器I210及I220所組成，以及第二電路2330包括晶體管N210。在第一電路2310中，晶體管N250的柵極耦接字符線WL20，且其源極耦接接地線GND2；晶體管N240的柵極耦接字符線WL21，且其源極耦接接地線GND2；晶體管N230的源極耦接晶體管N240及N250的漏極，其漏極耦接反相源信號線SLB20，且其柵極接收程序化起始信號P2。在栓鎖電路2320中，反相器I210及I220在電源線VPP2及GND2所提供的電壓下操作，反相器I210的輸入端及I220的輸出端耦接反相源信號線SLB20，且反相器I210的輸出端及I220的輸入端耦接源信號線SL20。在第二電路2330中，晶體管N210的漏極耦接源信號線SL20，其源極耦接晶體管N22的漏極，且其柵極接收信號A0。其中，程序化起始信號P2與信號PL2互為反相。
源信號線驅(qū)動單元231控制源信號線SL21，而源信號線SL21則提供電壓給兩列存儲單元202，0至202，m-1及203，0至203，m-1。在源信號線驅(qū)動單元231中，第一電路2311包括晶體管N231、N241及N251，栓鎖電路2321由反相器I211及I221所組成，及第二部分電路2331包括晶體管N211。電路2311至2331的電路結(jié)構(gòu)與電路2310至2330相同。在本實(shí)用新型的實(shí)施例中，源信號線驅(qū)動單元230中的晶體管N230至N250及N210，與源信號線驅(qū)動單元231中的晶體管N231至N251及N211是以為NMOS晶體管來實(shí)施。源信號線驅(qū)動單元233至23n-1的電路架構(gòu)與231的電路架構(gòu)相同。
本實(shí)用新型實(shí)施例的詳細(xì)說明，將透過源信號線驅(qū)動單元230及231來說明。
當(dāng)存儲器處于讀取及清除周期時(shí)，程序化起始信號P2為低電壓準(zhǔn)位，使得晶體管N230及N231關(guān)閉；信號PL2基本上為VDD，使得晶體管N22導(dǎo)通，其中，信號PL2不一定要達(dá)到VDD，而可接近于VDD使得晶體管N22導(dǎo)通；信號A0及A1基本上為VDD，使得晶體管N210及N211導(dǎo)通。因此，源信號線SL20透過晶體管N210及N22，耦接至接地線GND2，此時(shí)，可透過字符線WL20至WL23以選擇欲執(zhí)行讀取及清除的存儲單元。
當(dāng)存儲器處于程序化周期時(shí)，程序化起始信號P2基本上為VDD，且信號PL2為低電壓準(zhǔn)位，故晶體管N230至N23n-1導(dǎo)通且晶體管N22關(guān)閉。假設(shè)是源信號線驅(qū)動單元230所控制的兩列存儲單元200，0至200，m-1及201，0至201，m-1中任一者，例如存儲單元200，0，要執(zhí)行程序化，字符線WL20則基本上為VDD，晶體管N250導(dǎo)通；字符線WL21則為低電壓準(zhǔn)位，晶體管N240導(dǎo)通關(guān)閉。此時(shí)，反相源信號線SLB20的電壓準(zhǔn)位拉至接地線GND2的低電壓準(zhǔn)位。接著，藉由栓鎖電路2320，而將源信號線SL20箝制在電源線VPP2的高電壓準(zhǔn)位。此外，由于是驅(qū)動單元230所控制的存儲單元100，0要執(zhí)行程序化，故晶體管N210的柵極接收基本上為VDD的信號A0，使得而晶體管N210導(dǎo)通，以提供源信號線SL20適當(dāng)壓降。
由于要執(zhí)行程序化的存儲單元200，0不是由源信號線驅(qū)動單元231所控制，故字符線WL22及WL23為低電壓準(zhǔn)位，晶體管N241及N251均關(guān)閉，且晶體管N211的柵極接收低電壓準(zhǔn)位的信號A1，使得晶體管N211關(guān)閉。藉由栓鎖電路2321，而將源信號線SL21箝制在接地線GND2的低電壓準(zhǔn)位。
綜上所述，本實(shí)用新型的每一源信號線驅(qū)動單元的第二電路僅具有一個(gè)晶體管。當(dāng)存儲器處于讀取及清除周期時(shí)，信號A0至An-1基本上為VDD準(zhǔn)位，使得晶體管N210至N21n-1導(dǎo)通。此外，因?yàn)樾盘朠L2基本上為VDD準(zhǔn)位，故晶體管N22導(dǎo)通。因此，藉由導(dǎo)通的晶體管N210至N21n-1及晶體管N22，源信號線SL20至SL2n-1耦接至接地線GND2。
當(dāng)存儲器處于程序化周期，信號PL2為低電壓準(zhǔn)位而使晶體管N22關(guān)閉。在要執(zhí)行程序化的存儲單元所對應(yīng)的源信號線驅(qū)動單元中，第二電路的晶體管因其柵極接收基本上為VDD的信號而導(dǎo)通；而在其它源信號線驅(qū)動單元中，第二電路的晶體管因其柵極接收低電壓準(zhǔn)位的信號而關(guān)閉。因此，藉由關(guān)閉的晶體管N22以及關(guān)閉的第二電路的晶體管，使得要執(zhí)行程序化的存儲單元所對應(yīng)的源信號線被隔離于接地線GND2。
表一是表示信號A0至An-1、PL2及P2在不同周期的電壓準(zhǔn)位，其中“1”代表VDD或是接近于VDD，且“0”為低電壓準(zhǔn)位。如圖所示，當(dāng)在清除及讀取周期，信號A0至An-1為“1”，且信號PL2也為“1”，因此，晶體管N210至N21n-1及N22導(dǎo)通。當(dāng)在程序化周期，假設(shè)是存儲單元200，0被選擇執(zhí)行程序化，信號A0則為高電壓準(zhǔn)位“1”，而其它信號A1至An-1及PL2則為低電壓準(zhǔn)位“0”。因此，晶體管N210導(dǎo)通，而晶體管N211至N21n-1及N22關(guān)閉。


表一比較本實(shí)用新型結(jié)構(gòu)及習(xí)知結(jié)構(gòu)，假設(shè)每一晶體管的尺寸為S。且假設(shè)本實(shí)用新型及習(xí)知結(jié)構(gòu)的第一電路尺寸相同，且本實(shí)用新型的栓鎖電路及習(xí)知結(jié)構(gòu)的第二電路尺寸相同，故不予以計(jì)算。本實(shí)用新型的源信號線驅(qū)動器的尺寸為(n+1)*S；而習(xí)知的源信號線驅(qū)動器的尺寸為2*n*S。由此可知，本實(shí)用新型的源信號線驅(qū)動器的尺寸遠(yuǎn)小于習(xí)知結(jié)構(gòu)。因此，可減小存儲器裝置的體積。
雖然本實(shí)用新型已以較佳實(shí)施例揭露如上，然其并非用以限定本實(shí)用新型，任何熟習(xí)此技藝者，在不脫離本實(shí)用新型的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本實(shí)用新型的保護(hù)范圍當(dāng)視所附的權(quán)利要求范圍所界定者為準(zhǔn)。
權(quán)利要求1.一種源信號線驅(qū)動器，適用于一存儲器裝置，用以驅(qū)動耦接至多個(gè)閃存的多個(gè)源信號線，其特征在于，包括多個(gè)源信號線驅(qū)動單元，每一該源信號驅(qū)動單元用以驅(qū)動對應(yīng)的該源信號線，且每一該源信號線連接至兩列所述多個(gè)閃存；其中，每一該源信號驅(qū)動單元包括一栓鎖電路，耦接于對應(yīng)的該源信號線與對應(yīng)的一反相源信號線之間；一第一電路，當(dāng)對應(yīng)的兩列所述多個(gè)閃存中的任一該閃存要執(zhí)行程序化時(shí)，用以將對應(yīng)的該反相源信號線拉低至一接地準(zhǔn)位；以及一第二電路，當(dāng)對應(yīng)的兩列所述多個(gè)閃存中的任一該閃存要執(zhí)行程序化時(shí)，用以將對應(yīng)的該源信號線耦接至一共通接點(diǎn)；以及一控制電路，耦接于該共通接點(diǎn)以及一接地線之間，當(dāng)所述多個(gè)閃存其中的任一者要執(zhí)行程序化時(shí)，隔絕該共通接點(diǎn)與該接地線，當(dāng)所述多個(gè)閃存均不執(zhí)行程序化時(shí)，將該共通接點(diǎn)拉至該接地準(zhǔn)位。
2.根據(jù)權(quán)利要求1所述的源信號線驅(qū)動器，其特征在于，該第二電路，具有一第一MOS晶體管，該第一MOS晶體管的兩源漏極分別耦接至對應(yīng)的該源信號線及該共通接點(diǎn)，當(dāng)對應(yīng)的兩列所述多個(gè)閃存中的任一該閃存要執(zhí)行程序化時(shí)，該第一MOS晶體管導(dǎo)通。
3.根據(jù)權(quán)利要求1所述的源信號線驅(qū)動器，其特征在于，該第一電路包括一第二MOS晶體管，具有分別耦接該接地線及一第一接點(diǎn)的兩源漏極，以及耦接一第一字符線的柵極；一第三MOS晶體管，具有分別耦接該接地線及該第一接點(diǎn)的兩源漏極，以及耦接一第二字符線的柵極；一第四MOS晶體管，具有分別耦接該第一接點(diǎn)及對應(yīng)的該反相源信號線的兩源漏極，以及一柵極，其中，當(dāng)對應(yīng)的兩列所述多個(gè)閃存中的任一該閃存要執(zhí)行程序化時(shí)，該第二及第三MOS晶體管之一者導(dǎo)通，且該第四MOS晶體管導(dǎo)通，以將對應(yīng)的該反相源信號線拉低至該接地準(zhǔn)位。
4.根據(jù)權(quán)利要求3所述的源信號線驅(qū)動器，其特征在于，當(dāng)對應(yīng)的兩列所述多個(gè)閃存中的任一該閃存要執(zhí)行程序化時(shí)，該第一及第二字符線之一者被致能，且該第四MOS晶體管的柵極接收一程序化起始信號。
5.根據(jù)權(quán)利要求4所述的源信號線驅(qū)動器，其特征在于，當(dāng)對應(yīng)的兩列所述多個(gè)閃存中的任一該閃存要執(zhí)行程序化時(shí)，被致能的第一或第二字符線為VDD，且該程序化起始信號為VDD。
6.根據(jù)權(quán)利要求4所述的源信號線驅(qū)動器，其特征在于，當(dāng)對應(yīng)的兩列所述多個(gè)閃存中的任一該閃存要執(zhí)行程序化時(shí)，該控制電路接收與該程序化起始信號互為反相的信號。
7.根據(jù)權(quán)利要求2所述的源信號線驅(qū)動器，其特征在于，該控制電路具有一第五MOS晶體管。
8.根據(jù)權(quán)利要求7所述的源信號線驅(qū)動器，其特征在于，所述多個(gè)閃存其中的任一者要執(zhí)行程序化時(shí)，要執(zhí)行程序化的該閃存所對應(yīng)的該第一MOS晶體管導(dǎo)通，且該第五MOS晶體管關(guān)閉。
9.根據(jù)權(quán)利要求7所述的源信號線驅(qū)動器，其特征在于，所述多個(gè)閃存其中的任一者要執(zhí)行程序化時(shí)，要執(zhí)行程序化的該閃存所對應(yīng)的該第一MOS晶體管的柵極接收為VDD的信號，且該第五MOS晶體管的柵極接收低準(zhǔn)位信號。
10.根據(jù)權(quán)利要求7所述的源信號線驅(qū)動器，其特征在于，所述多個(gè)閃存其中的任一者要執(zhí)行程序化時(shí)，非對應(yīng)于要執(zhí)行程序化的該閃存的所述多個(gè)第一MOS晶體管均關(guān)閉，且該第五MOS晶體管關(guān)閉。
11.根據(jù)權(quán)利要求7所述的源信號線驅(qū)動器，其特征在于，所述多個(gè)閃存其中的任一者要執(zhí)行程序化時(shí)，非對應(yīng)于要執(zhí)行程序化的該閃存的所述多個(gè)第一MOS晶體管的柵極均接收低電壓準(zhǔn)位信號，且該第五MOS晶體管的柵極接收低準(zhǔn)位信號。
12.根據(jù)權(quán)利要求7所述的源信號線驅(qū)動器，其特征在于，當(dāng)所述多個(gè)閃存均不執(zhí)行程序化時(shí)，所述多個(gè)第一MOS晶體管及該第五MOS晶體管均導(dǎo)通。
13.根據(jù)權(quán)利要求7所述的源信號線驅(qū)動器，其特征在于，當(dāng)所述多個(gè)閃存均不執(zhí)行程序化時(shí)，所述多個(gè)第一MOS晶體管及該第五MOS晶體管的柵極均接收為VDD的信號。
14.根據(jù)權(quán)利要求1所述的源信號線驅(qū)動器，其特征在于，當(dāng)所述多個(gè)閃存其中的任一者要執(zhí)行程序化時(shí)，該第一電路接收一程序化起始信號，且該控制電路接收與該程序化起始信號互為反相的信號，使得該控制電路隔絕該共通接點(diǎn)與該接地線。
專利摘要一種源信號線驅(qū)動器，適用于存儲器裝置，用以驅(qū)動耦接至多個(gè)閃存的多個(gè)源信號線。此源信號線驅(qū)動器包括多個(gè)源信號線驅(qū)動單元以及控制電路。每一源信號驅(qū)動單元用以驅(qū)動對應(yīng)的源信號線，且每一源信號線連接至兩列閃存?？刂齐娐否罱佑诠餐ń狱c(diǎn)以及接地線之間，當(dāng)?shù)乳W存其中的任一者要執(zhí)行程序化時(shí)，隔絕共通接點(diǎn)與該接地線，當(dāng)?shù)乳W存均不執(zhí)行程序化時(shí)，將共通接點(diǎn)拉至接地準(zhǔn)位。
文檔編號G11C16/04GK2777707SQ20042012059
公開日2006年5月3日 申請日期2004年12月23日 優(yōu)先權(quán)日2004年5月27日
發(fā)明者郭政雄 申請人:臺灣積體電路制造股份有限公司