專利名稱：三維存儲裝置及其制造和操作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及存儲裝置，且更明確地說，涉及三維存儲裝置及其制造和操作方法。具體地說，本發(fā)明涉及用于在三維存儲裝置中定址存儲器單元的解碼技術(shù)。
背景技術(shù)：
電子裝置的進(jìn)步增加了對更大存儲能力的需要。為了增加存儲能力，存儲裝置變得更小且更緊密。通常，存儲裝置包括布置在二維陣列中的存儲器單元。由于空間限制，增加存儲能力要求對二維存儲裝置進(jìn)行創(chuàng)新電路設(shè)計(jì)。增加存儲能力的一個(gè)替代設(shè)計(jì)為在多個(gè)層或多個(gè)平面中形成存儲器單元——即三維(3D)存儲裝置。
然而，設(shè)計(jì)并調(diào)試3D存儲裝置可能成問題。舉例來說，因?yàn)榇鎯ζ鲉卧胖迷诙鄠€(gè)層或平面中，所以存儲器單元之間和到襯底的電相互連接需要復(fù)雜的設(shè)計(jì)。明確地說，將每層中的電線連接到貼地層或襯底層可能很難實(shí)施。此外，穿過多個(gè)層定址或管理存儲器單元使設(shè)計(jì)過程變得復(fù)雜。因此，需要一種三維存儲裝置，其允許穿過多個(gè)層或平面簡單地管理并連接存儲器單元。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，存儲裝置包括多個(gè)平面的存儲器陣列，每一存儲器陣列包括多個(gè)存儲器單元。所述存儲裝置還包括在每一平面中耦合到所述存儲器單元的多條字線和位線，和至少一個(gè)晶體管以選擇所述存儲陣列中的至少一個(gè)。
根據(jù)本發(fā)明的另一方面，揭示一種訪問存儲器單元的方法。將第一信號發(fā)送到至少一個(gè)層選擇晶體管?；谒龅谝恍盘枂铀鲋辽僖粋€(gè)層選擇晶體管?；谒鼋?jīng)啟動的至少一個(gè)層選擇晶體管，將信號通信到一個(gè)或一個(gè)以上存儲器單元或者從一個(gè)或一個(gè)以上存儲器單元通信信號。
根據(jù)本發(fā)明的另一方面，存儲裝置包括至少兩層存儲器陣列，其每一個(gè)均含有至少四個(gè)存儲器單元。所述存儲裝置進(jìn)一步包括在每一層中與對應(yīng)層的存儲器單元耦合的至少兩條字線。存儲裝置還包括在每一層中與對應(yīng)層的存儲器單元耦合的至少兩條位線，和每一層的至少一組層選擇晶體管，每組所述層選擇晶體管耦合到對應(yīng)層的存儲器單元。
與本發(fā)明一致的實(shí)例揭示存儲裝置。存儲裝置可包括第一對位線；第一對字線，其位于所述第一對位線上且經(jīng)配置以交叉于第一對位線上；和第一對溝道區(qū)域，其大體上與第一對字線平行且其每一個(gè)均至少設(shè)置在第一對字線中的對應(yīng)字線交叉于第一對位線上的位置之間且設(shè)置在對應(yīng)字線與第一對位線之間。此外，所述存儲裝置可包括第一組電荷存儲區(qū)域，其每一個(gè)均至少設(shè)置在對應(yīng)字線和第一對溝道區(qū)域中的對應(yīng)溝道區(qū)域之間；第二對位線，其位于第一對字線上且經(jīng)配置以交叉于第一對字線上；和第二對溝道區(qū)域，其大體上與第一對字線平行且其每一個(gè)均至少設(shè)置在第二對位線交叉于對應(yīng)字線上的位置之間且設(shè)置在第二對位線與對應(yīng)字線之間。另外，第二組電荷存儲區(qū)域可配備為它們的每一個(gè)均至少設(shè)置在對應(yīng)字線與對應(yīng)溝道區(qū)域之間。
與本發(fā)明一致的實(shí)例進(jìn)一步揭示存儲裝置的替代構(gòu)型。存儲裝置可包括兩層存儲器陣列，其每一個(gè)均含有至少四個(gè)存儲器單元；由兩層存儲器陣列共用的兩條字線，所述字線與存儲器單元耦合并提供存儲器單元的柵極區(qū)域；第一對位線，其交叉于兩條字線下并向兩層存儲器陣列中的第一層提供源極和漏極區(qū)域；和第二對位線，其交叉于兩條字線上并向兩層存儲器陣列中的第二層提供源極和漏極區(qū)域。此外，所述存儲裝置可包括第一組溝道區(qū)域，其設(shè)置在兩層存儲器陣列中的第一層的源極與漏極區(qū)域之間；第二組溝道區(qū)域，其設(shè)置在兩層存儲器陣列中的第二層的源極與漏極區(qū)域之間；和電荷存儲區(qū)域，其每一個(gè)均設(shè)置在兩條字線中的對應(yīng)字線與第一和第二組溝道區(qū)域中的對應(yīng)溝道區(qū)域之間。
與本發(fā)明一致的實(shí)例進(jìn)一步揭示存儲裝置的其它替代構(gòu)型。存儲裝置可包括兩層存儲器陣列，其每一個(gè)均含有至少四個(gè)存儲器單元；由兩層存儲器陣列共用的兩條位線，所述位線與存儲器單元耦合并提供存儲器單元的源極和漏極；第一對字線，其交叉于兩條位線下并向兩層存儲器陣列中的第一層提供柵極區(qū)域；和第二對字線，其交叉于兩條位線上并向兩層存儲器陣列中的第二層提供柵極區(qū)域。所述存儲裝置可進(jìn)一步包括溝道區(qū)域，其設(shè)置在源極與漏極區(qū)域之間；和電荷存儲區(qū)域，其每一個(gè)均設(shè)置在第一和第二對字線中的對應(yīng)字線與溝道區(qū)域中的對應(yīng)溝道區(qū)域之間。


前文的發(fā)明內(nèi)容和下文的對本發(fā)明的實(shí)例的具體實(shí)施方式
在結(jié)合附圖閱讀時(shí)將被更好地理解。為了達(dá)到說明本發(fā)明的目的，附圖提供說明性實(shí)例。然而，應(yīng)了解，本發(fā)明并非局限于所示的精確布置和手段。在附圖中，圖1說明在選定垂直平面中解碼并定址存儲器單元的示范性三維存儲裝置。
圖2說明在選定水平平面中解碼并定址存儲器單元的示范性三維存儲裝置。
圖3說明具有一有交叉點(diǎn)存儲裝置的選定水平平面的示范性存儲裝置。
圖4說明具有一有晶體管存儲裝置的選定水平平面的示范性存儲裝置。
圖5說明在與選定平面相同的平面上具有層選擇晶體管的示范性存儲裝置。
圖6說明在與具有交叉點(diǎn)存儲裝置的選定平面相同的平面上具有層選擇晶體管的示范性存儲裝置。
圖7說明在與具有晶體管存儲裝置的選定平面相同的平面上具有層選擇晶體管的示范性存儲裝置。
圖8說明在每一層或平面上具有層選擇晶體管連同到所述平面、字線和位線解碼器的相互連接的示范性存儲裝置。
圖9說明層選擇晶體管的一個(gè)實(shí)例。
圖10說明具有堆疊結(jié)構(gòu)的層選擇晶體管的另一實(shí)例。
圖11A說明具有源極/漏極線和柵極線的鄰近層選擇晶體管的三維示意圖的一個(gè)實(shí)例。
圖11B說明圖11A的存儲裝置的橫截面圖的一個(gè)實(shí)例。
圖12A說明具有源極/漏極線和柵極線的鄰近層選擇晶體管的三維示意圖的另一實(shí)例。
圖12B說明圖12A的存儲裝置的橫截面圖的一個(gè)實(shí)例。
圖13說明與本發(fā)明一致的實(shí)例中的TFT(薄膜晶體管)存儲器單元的示范性結(jié)構(gòu)。
圖14說明與本發(fā)明一致的實(shí)例中的TFT存儲器單元的另一示范性構(gòu)型。
圖15說明與本發(fā)明一致的實(shí)例中的柵極線、源極線、漏極線和禁止線的夾層結(jié)構(gòu)。
圖16a-圖16f說明與本發(fā)明一致的實(shí)例中的三維存儲裝置的示范性結(jié)構(gòu)。
圖17a、圖17b、圖17c和圖17d說明由與本發(fā)明一致的實(shí)例中的三維存儲裝置提供的示范性存儲器陣列。
具體實(shí)施例方式
實(shí)例與本發(fā)明的三維(3D)存儲裝置和用于在多平面或?qū)又卸ㄖ凡⒐芾泶鎯ζ鲉卧募夹g(shù)一致。所述存儲裝置可使用薄膜晶體管(TFT)存儲器單元。可將所述單元安排在每一具有存儲器陣列的平面中，且所述平面可垂直堆疊以提供多層存儲器陣列以便形成三維(3D)存儲器矩陣或裝置。本文所述的存儲裝置的實(shí)例揭示于上文所述的題為“THREE-DEMENSIONALMEMORY DEVICES”的相關(guān)申請案中。
為了操作所述存儲裝置，揭示這樣的層解碼技術(shù)其可將復(fù)雜的三維存儲裝置的操作轉(zhuǎn)變?yōu)轭愃朴诙S存儲器陣列操作的一操作方案。在一些實(shí)例中，在已經(jīng)選定一層或平面(例如，水平平面)后，可在三維存儲裝置中實(shí)施二維存儲器的操作。本文所揭示的層解碼技術(shù)可改進(jìn)三維存儲裝置的設(shè)計(jì)和調(diào)試過程。
在一些實(shí)例中，為了選擇一層，可將薄膜晶體管(TFT)用作層選擇晶體管。這些TFT可與存儲器陣列的每一層或平面一起形成，而不是將它們獨(dú)立地形成在襯底上，從而節(jié)約襯底上的空間且在外圍上不需要復(fù)雜的電路以用于存儲器定址。通過使用所述層選擇TFT，可以三維參數(shù)實(shí)施有條理的定址方案，例如可使用X和Y參數(shù)來定址存儲器單元的行和列，且可使用Z參數(shù)來定址3D存儲裝置中的特定層或平面。本文所述的層解碼方案允許以存儲裝置的最小重新設(shè)計(jì)來容易地改變層或平面的數(shù)目。
圖1說明使用選定垂直平面102解碼并定址存儲器單元的示范性三維存儲裝置100。存儲裝置100包括1到N個(gè)層(103)，其具有對應(yīng)的1到N條字線(106)和位線(104)。存儲器單元(未圖示)形成于每一層103上的字線106與位線104的相交處。每一層103的字線106連接到一字線解碼器108，且每一層103的位線104連接到位線解碼器110。每一層103連接到層解碼器112。在此實(shí)例中，可通過界定一獨(dú)立垂直平面102來解碼存儲器單元，在所述獨(dú)立垂直平面102中，垂直平面解碼器112經(jīng)由垂直選擇晶體管120選擇選定平面102。
圖2說明使用選定水平層或平面202來解碼或定址存儲器單元的示范性三維存儲裝置200。存儲裝置200包括1到N個(gè)層(203)，其具有對應(yīng)的1到N條字線(206)和位線(204)。存儲器單元(未圖示)形成于每一層203上的字線206與位線204的相交處。每一層203的字線206連接到字線解碼器208，且每一層203的位線204連接到位線解碼器210。每一層203連接到層解碼器212。在此實(shí)例中，可通過界定獨(dú)立水平層或平面202來解碼存儲器單元，在所述水平層或平面202中，層解碼器212經(jīng)由適當(dāng)?shù)膶舆x擇晶體管220選擇選定水平平面202。在一個(gè)實(shí)例中，單個(gè)晶體管可用于選擇一水平平面202以解碼或定址存儲器單元。在此實(shí)例中，可使用常規(guī)技術(shù)將層選擇晶體管220形成于襯底的貼地層上。在其它實(shí)例中，對應(yīng)的層選擇晶體管220可形成于個(gè)別平面202上以避免使用襯底上的空間。
現(xiàn)將參看選定水平平面202描述如何在選定平面上定址或訪問存儲器單元。層解碼器212可接收3D參數(shù)(例如用于選擇平面202的Z參數(shù))并輸出信號來啟動選擇選定平面202的個(gè)別層選擇晶體管220(例如圖2中的較低選擇晶體管)。在其它實(shí)例中，可啟動多個(gè)晶體管以選擇一平面。字線解碼器208和/或位線解碼器210可接收其它3D參數(shù)(例如X和Y參數(shù))以訪問選定平面202中的存儲器陣列的行和列。舉例來說，字線解碼器208可輸出一信號以啟動一個(gè)或一個(gè)以上存儲器單元，且存儲在所述存儲器單元中的數(shù)據(jù)可由位線解碼器210在位線上讀取。因此，可基于存儲器單元位于其上的水平平面來解碼或定址存儲器單元。
圖3說明具有一有交叉點(diǎn)存儲裝置301的選定水平平面302的示范性存儲裝置300。層選擇晶體管320連接到交叉點(diǎn)存儲裝置301的陣列，所述交叉點(diǎn)存儲裝置中的任何一個(gè)均可啟動或選擇選定平面302。這些晶體管320可形成于與水平平面302相同的平面上或形成于例如襯底的地平面的不同平面上。交叉點(diǎn)存儲裝置301的陣列與1到N個(gè)字線(306)和位線(304)相互連接。交叉點(diǎn)存儲裝置的實(shí)例可包括多個(gè)功能元件，例如整流元件(例如，二極管)和存儲狀態(tài)元件(例如，熔絲、反熔絲或電阻可變裝置)?？蓪⑦@些功能元件視為獨(dú)立且隔離的裝置，且可連續(xù)連接?；蛘撸@些功能元件可組合為(例如)硫化物相變電阻器(chalcogenide phase changeresistor)這樣的單個(gè)裝置。
圖4說明具有一有晶體管存儲裝置401的選定水平平面402的示范性存儲裝置400。層選擇晶體管420連接到晶體管存儲裝置401的陣列，所述晶體管存儲裝置401中的任何一個(gè)均可啟動或選擇選定平面402。這些晶體管420可形成于與水平平面402相同的平面上或形成于例如襯底的地平面的不同平面上。晶體管存儲裝置401的陣列與1到N個(gè)字線(406)和位線(404)相互連接。晶體管存儲裝置的實(shí)例包括浮柵晶體管(floating gatetransistor)(例如，Si浮柵晶體管)、電介質(zhì)俘獲電荷裝置(dielectrictrapped charge device)(例如，氮化物俘獲晶體管(nitride trappedtransistor))或納米結(jié)晶裝置(nanocrystal device)(例如，Si納米結(jié)晶晶體管(Si nanocrystal transistor))。
圖5說明在與選定平面502相同的平面上具有層選擇晶體管520的示范性存儲裝置500。在此實(shí)例中，一個(gè)或一個(gè)以上層選擇晶體管520在水平平面502中選擇存儲器陣列或存儲器單元，以使得選擇晶體管520和存儲器陣列或單元成為相同選定平面502的一部分。圖6說明在與具有交叉點(diǎn)存儲裝置601的選定平面602相同的平面上具有層選擇晶體管620的示范性存儲裝置600。這些存儲裝置601可與圖3中所述的相同。晶體管620可用于選擇、控制或定址交叉點(diǎn)存儲裝置601。圖7說明在與具有晶體管存儲裝置701的選定平面702的相同平面上具有層選擇晶體管720的示范性存儲裝置700。這些存儲裝置701可與圖4中所述的相同。晶體管720可用于選擇、控制或定址晶體管存儲裝置701。可使用常規(guī)半導(dǎo)體膜制程來制造這些晶體管。
圖8說明在每一層或平面上具有層選擇晶體管820連同到所述平面、字線和位線解碼器的相互連接的示范性存儲裝置800。1到N條位線(804)連接到位線解碼器，且1到N條字線(806)連接到字線解碼器。1到N條平面線連接到平面解碼器。在此實(shí)例中，平面線821中的一條連接到在具有存儲器陣列的1到N個(gè)層或平面(830)中的一個(gè)上的層選擇晶體管820。通過所述相互連接與平面、字線和位線解碼器，可在1到N個(gè)平面830中的任何一個(gè)上選擇、控制或定址各種存儲器陣列或存儲器單元。
舉例來說，在從平面830的頂平面上的存儲器單元中讀取數(shù)據(jù)的情況下，平面解碼器輸出適當(dāng)控制信號，其連接到平面830的頂平面上的層選擇晶體管的柵極。此導(dǎo)致選擇晶體管820打開，其允許信號穿過到位線804。連接到1到N條字線(806)的字線解碼器可輸出適當(dāng)?shù)目刂菩盘栆詫⑺龃鎯ζ麝嚵兄械膫€(gè)別存儲器單元打開。接著連接1到N條位線804的位線解碼器可從存儲器單元中讀取存儲的數(shù)據(jù)。
圖9說明選擇晶體管900的一個(gè)實(shí)例。晶體管900包括形成于源極/漏極線904上方的溝道層903和SiO2層905。柵極電介質(zhì)902形成于溝道層903上方，且柵極線901形成于柵極電介質(zhì)902上方。在圖1到圖8的實(shí)例中，晶體管900可實(shí)施為層選擇晶體管。晶體管900可包括連接到源極/漏極線904的源極和漏極區(qū)域，其可包括n型多晶硅。溝道層903可包括p型硅Si層且鄰近于源極和漏極區(qū)域形成。柵極電介質(zhì)層902可包括形成于溝道層903上的二氧化硅SiO2層或包括SiO2、SiN和SiO2層的堆疊結(jié)構(gòu)。柵極線901可包括形成于柵極電介質(zhì)層902上的多晶硅。柵極線901和源極/漏極線904可為摻雜多晶硅線且包括金屬硅化物層以增加導(dǎo)電性。這些線901和904還可包括W、鈷Co、Ti鈦和Ni鎳。柵極線901和源極/漏極線904可包括其它合適金屬。
圖10說明具有堆疊結(jié)構(gòu)的層選擇晶體管1000的另一實(shí)例。在此實(shí)例中，柵極線1001和源極/漏極線1004為分別包括夾在多晶硅層之間的金屬硅化物層1002和1005的堆疊結(jié)構(gòu)。所述多晶硅層可以其它合適半導(dǎo)體材料代替。金屬硅化物層1002和1005可用于降低多晶硅電阻并改進(jìn)堆疊能力，其實(shí)例包括多晶硅/TiN/TiSi2(或可使用Wsi/TiN/多晶硅)夾層硅化物結(jié)構(gòu)。在一些實(shí)例中，層選擇晶體管可以一方式配置并形成以接近或復(fù)制對應(yīng)存儲器陣列的存儲器單元的構(gòu)型。通過具有類似構(gòu)型，層選擇晶體管可與其它存儲器單元一起制造，而不需在制造過程中作任何或很多改變。
圖11A說明的是具有源極/漏極線1104和柵極線1101的鄰近層選擇晶體管的三維示意圖的一個(gè)實(shí)例。圖11中所描繪的晶體管可為如相關(guān)申請案“THREE-DEMENSIONAL MEMORY DEVICES”中所述的倒置和堆疊硅-氧化物-氮化物-氧化物-硅(SONOS)型晶體管。圖11B為圖11A的存儲裝置的橫截面圖，其相對于柵極線1101和源極/漏極線1104展示層選擇晶體管1120。圖12A說明具有源極/漏極線1204和柵極線1201的鄰近層選擇晶體管的三維示意圖的另一實(shí)例。圖12B說明圖12A的存儲裝置的橫截面圖的一個(gè)實(shí)例。在此橫截面圖中，展示了層選擇晶體管1220和柵極絕緣體1225。柵極絕緣體1225可從多個(gè)層中形成。在一個(gè)實(shí)例中，柵極絕緣體1225包括用作氮化物俘獲電荷存儲器(nitride trapped charge storage memory)的多個(gè)層(包括SiO2/SiN/SiO2)的堆疊結(jié)構(gòu)。
參看圖12A和12B，對應(yīng)于層選擇晶體管1220的位線(即，源極/漏極線1204)可配備有開間隙。鄰近所述間隙的兩個(gè)端部可充當(dāng)層選擇晶體管1220的源極區(qū)域和漏極區(qū)域。以此方式，制造層選擇晶體管1220的過程允許晶體管與對應(yīng)存儲器陣列的對應(yīng)位線一起制造，而不需要晶體管結(jié)構(gòu)和制造過程有重大的重新設(shè)計(jì)。因此，層選擇晶體管的制造可并入存儲器單元的制造過程中。
如上文所論述，與本發(fā)明一致的實(shí)例可提供三維存儲裝置。此外，上文的實(shí)例可提供可允許簡化的解碼電路設(shè)計(jì)的三維存儲器的層解碼方案。如上所述，層選擇晶體管可放置在貼地層上。或者，層選擇晶體管可放置在層選擇晶體管被設(shè)計(jì)為要定址到的存儲器陣列的對應(yīng)層或平面上。
上文所述的層解碼方案的實(shí)例可適用于交叉點(diǎn)存儲器和晶體管存儲器。在一些實(shí)例中，交叉點(diǎn)存儲器可為熔絲存儲器、反熔絲存儲器、相變存儲器、電阻可變存儲器或電容可變存儲器。在一些實(shí)例中，晶體管存儲器可為浮柵存儲器、電荷俘獲存儲器或納米結(jié)晶存儲器。此外，在一些實(shí)例中存儲器單元可為非易失性的或易失性的。就層選擇晶體管而言，它們可由使用單晶、多晶、非晶或聚合半導(dǎo)體的薄膜晶體管制成。
在一個(gè)實(shí)例中，層解碼方案的使用可降低設(shè)計(jì)復(fù)雜性。另外，具有三維矩陣設(shè)計(jì)的產(chǎn)品可通過改變層數(shù)而不改變電路來容易地改變存儲器單元的密度。且使用放置在對應(yīng)層上的層選擇晶體管的層解碼方案可減少整個(gè)存儲裝置所需的芯片面積。
為了達(dá)到說明和描述的目的，已經(jīng)呈現(xiàn)了與本發(fā)明一致的各種實(shí)例的前文揭示內(nèi)容。不希望其為無遺漏的或?qū)⒈景l(fā)明限制于所揭示的精確形式?？稍诓幻撾x本發(fā)明的范疇的前提下，對本文所述的實(shí)例作很多改變和修改。本發(fā)明的范疇僅由此處所附的權(quán)利要求書和其均等物界定。
與本發(fā)明一致的實(shí)例揭示三維存儲裝置。所述存儲裝置可使用具有電荷存儲區(qū)域的薄膜晶體管存儲器單元。可將所述存儲器單元安排在各自具有一個(gè)二維存儲器陣列的平面中，且所述平面可垂直堆疊以提供多層存儲器陣列以便形成三維存儲裝置。在一些實(shí)例中，存儲器陣列的鄰近平面可共用公用柵極區(qū)域(或字線)或公用源極和漏極區(qū)域(或位線)。因此，與本發(fā)明一致的實(shí)例可在與傳統(tǒng)存儲器陣列相比的有限面積或襯底面積內(nèi)提供較大數(shù)目的存儲器單元或存儲單元。
在一些實(shí)例中，氮化硅可用作薄膜晶體管(“TFT”)存儲裝置的電荷存儲或電荷俘獲區(qū)域。氮化物存儲TFT可提供可編程且可擦除裝置，且所述裝置可用于各種應(yīng)用，例如一次可編程存儲器(OTP)、多次可編程存儲器(MTP)或允許編程和擦除操作的許多循環(huán)的閃存裝置。此外，非易失性存儲器(例如SONOS存儲器)可允許各種不同方式的編程和擦除操作。舉例來說，編程或擦除(P/E)操作可改變存儲器單元的閾電壓，從而指示存儲的一位或一位以上數(shù)據(jù)的不同狀態(tài)。
在一個(gè)實(shí)例中，可將氮化物存儲TFT(例如SONOS TFT)安排在存儲器陣列中并堆疊在彼此之上。舉例來說，位線和字線的層可彼此交叉以在三維結(jié)構(gòu)中提供存儲器單元。因此，存儲裝置可在有限空間內(nèi)提供較大數(shù)量的存儲單元。
圖13說明具有柵極2020、存儲區(qū)域2022、溝道區(qū)域2024、源極區(qū)域2026和漏極區(qū)域2028的TFT存儲器單元的示范性結(jié)構(gòu)。圖13還說明存儲器單元的電路符號(circuitry symbol)，間接表明所說明的存儲器單元的等效電路。作為一實(shí)例，操作存儲器單元的一種方法可包括(1)通過溝道熱電子注入(channel hot-electron injection)(即，通過將電子從溝道區(qū)域2024注入到存儲器2022)進(jìn)行編程；(2)通過帶間熱空穴注入(band-to-band hot-hole injection)(即，通過將空穴從溝道區(qū)域2024注入)進(jìn)行擦除；(3)通過前向(F)讀取或反向(R)讀取進(jìn)行讀取。前向和反向讀取操作可包括在編程期間相比較于源極和漏極區(qū)域的角色替換它們的角色。下文的表1說明在編程、擦除、前向讀取和反向讀取操作期間，漏極和源極區(qū)域2028和2026以及柵極2020的可能操作電壓(以伏計(jì))的實(shí)例，表1

圖14說明具有柵極2030、存儲區(qū)域2032、溝道區(qū)域2034、源極區(qū)域2036和漏極區(qū)域2038的TFT存儲器單元的另一構(gòu)型，連同間接表明其等效電路的電路符號。此外，圖14還說明禁止區(qū)域2040，其為鄰近漏極區(qū)域2038的區(qū)域。在一個(gè)實(shí)例中，存儲器單元的操作可類似地包括(1)通過帶間熱空穴注入進(jìn)行編程；(2)通過FN(富雷-諾特海姆，F(xiàn)owler-Nordheim)注入或穿隧進(jìn)行擦除；和(3)通過前向(F)讀取或反向(R)讀取進(jìn)行讀取。下文的表2說明在編程、擦除、前向讀取和反向讀取操作期間，漏極和源極區(qū)域以及柵極的可能操作電壓(以伏計(jì))的實(shí)例。在一個(gè)實(shí)例中，禁止區(qū)域2040可在3V處偏壓以防止編程期間的程序干擾，且可在擦除操作期間浮動(“FL”)禁止區(qū)域2040。
表2

在一些實(shí)例中，為了改進(jìn)導(dǎo)電線或結(jié)構(gòu)(例如字線(柵極線)和位線(源極/漏極線))的導(dǎo)電性，可使用不同材料。舉例來說，字線或位線可包括摻雜硅(例如p型或n型硅)、TiN、TiSi2、WSi和其它金屬硅化物中的一者或一者以上。在一些實(shí)例中，TiN可充當(dāng)阻擋層以在兩層之間(例如在金屬硅化物層與硅層之間)提供更好的界面特性。舉例來說，參看圖15，柵極線2030可包括夾層結(jié)構(gòu)，其在兩個(gè)摻雜多晶硅層2030a與2030b之間具有一種或一種以上金屬硅化物材料，例如TiN、TiSi2或WSi。類似地，源極線2036、漏極線2038和禁止線2040中的每一者均可具有類似或相同結(jié)構(gòu)。在一些實(shí)例中，含有金屬硅化物的導(dǎo)電層可減少線電阻并改進(jìn)形成三維存儲裝置的堆疊能力。
圖16A說明三維存儲裝置的示范性結(jié)構(gòu)。參看圖16a，存儲裝置可包括第一對位線2102a和2102b；交叉于所述第一對位線2102a和2102b上的第一對字線2108a和2108b；第一對溝道區(qū)域2104a1和2104b1；和第一組電荷存儲區(qū)域2106a1和2106b1。圖16a為簡化圖，其將溝道區(qū)域2104a1和電荷存儲區(qū)域2106a1展示為一個(gè)組，其實(shí)際上可如圖16e中所說明含有兩個(gè)或兩個(gè)以上獨(dú)立層的材料。具體地說，圖16e說明圖16a中的溝道區(qū)域2104a1和電荷存儲區(qū)域2106a1的構(gòu)型的一個(gè)實(shí)例。在一個(gè)實(shí)例中，可在溝道區(qū)域2104a1的上方提供電荷存儲區(qū)域2106a1。在一些實(shí)例中，電荷存儲區(qū)域2106a1可由電荷存儲線2106a提供，且溝道區(qū)域2104a1可由溝道線2104a提供，所述溝道線2104a可在電荷存儲線2106a的下方提供。如圖16e中所說明，電荷存儲線2106a和溝道線2104a中的每一者均可大體上與提供在電荷存儲線2106a上的字線2108a平行。與字線2108b相關(guān)的溝道區(qū)域2104b1可具有與溝道區(qū)域2104a類似的構(gòu)型。且也與字線2108b相關(guān)的電荷存儲區(qū)域2106b1可具有與電荷存儲區(qū)域2106a1類似的構(gòu)型。
在圖16a和圖5e所說明的實(shí)例中，第一對溝道區(qū)域2104a與2104b可大體上與第一對字線2108a和2108b平行。溝道區(qū)域2104a和2104b中的每一者均可至少設(shè)置在對應(yīng)字線交叉于第一對位線2102a和2102b上的位置之間，例如至少設(shè)置在由位線2102a和2102b提供的源極區(qū)域與漏極區(qū)域之間。且電荷存儲區(qū)域2106a1和2106b1中的每一者均可至少設(shè)置在對應(yīng)字線與對應(yīng)溝道區(qū)域之間以充當(dāng)由對應(yīng)柵極區(qū)域操作的數(shù)據(jù)存儲區(qū)域，所述對應(yīng)柵極區(qū)域由字線2108a和2108b提供。
上文所述的結(jié)構(gòu)提供二維存儲器陣列。參看圖16a，為了提供三維結(jié)構(gòu)，所述存儲裝置可進(jìn)一步包括交叉于第一對字線2108a和2108b上的第二對位線2114a和2114b；第二對溝道區(qū)域2112a1和2112b1；第二組電荷存儲區(qū)域2110a1和2110b1。類似于第一對溝道區(qū)域2104a和2104b，第二對溝道區(qū)域2112a1和2112b1可由一對溝道線提供。舉例來說，第二對溝道區(qū)域2112a1和2112b1可大體上與第一對字線2108a和2108b平行，且每一者均可至少設(shè)置在第二對位線2114a和2114b交叉于對應(yīng)字線上的位置之間，例如至少設(shè)置在由位線2114a和2114b提供的源極區(qū)域與漏極區(qū)域之間。且電荷存儲區(qū)域2112a1和2112b1中的每一者可至少設(shè)置在對應(yīng)字線與對應(yīng)溝道區(qū)域之間以充當(dāng)由對應(yīng)柵極區(qū)域操作的數(shù)據(jù)存儲區(qū)域，所述對應(yīng)柵極區(qū)域由字線2114a和2114b提供。
在所說明的實(shí)例中，第一對溝道線2104a和2104b、第一對電荷存儲線2106a和2106b以及第一對字線2108a和2108b可大體上對準(zhǔn)或具有類似線式圖案。所述設(shè)計(jì)可簡化存儲裝置的制造過程，而不需要獨(dú)立的平版印刷術(shù)或圖案化過程或掩模。類似地，第二對溝道線2112a和2112b、第二對電荷存儲線2110a和2110b以及第一對字線2108a和2108b可大體上對準(zhǔn)或具有類似線式圖案。因此，參看圖16a，可堆疊這些結(jié)構(gòu)以形成兩個(gè)線式結(jié)構(gòu)，其可經(jīng)配置以與第一對位線2102a和2102b以及第二對位線2114a和2114b交叉，例如在近似垂直的方向上。
在一些實(shí)例中，第一對位線2102a和2102b、字線2108a和2108b以及第二對位線2114a和2114b中的每一者均可包括導(dǎo)電材料(例如摻雜多晶硅，或n型多晶硅，尤其是TiN、TiSi2、WSi和其它金屬硅化物，中的一者或一者以上)以提供TFT存儲器單元的源極和漏極區(qū)域。在一些實(shí)例中，可使用在兩個(gè)多晶硅層之間具有至少一個(gè)金屬硅化物層的夾層結(jié)構(gòu)。圖16a說明將夾層結(jié)構(gòu)用于存儲裝置的位線和字線的實(shí)例。在一些應(yīng)用中，可提供TiN作為金屬硅化物材料與多晶硅材料之間的阻擋層。
為了提供作用區(qū)域，第一對溝道線2104a和2104b以及第二對溝道線2112a和2112b中的每一者均可包括摻雜硅，例如p型硅或p型非晶硅。為了提供電荷存儲能力，第一組電荷存儲區(qū)域2106a1和2106a2以及第二組電荷存儲區(qū)域2110a1和2110b1可包括電荷存儲層，例如氮化硅層。確切地說，為了提供適當(dāng)?shù)碾娮雍?或空穴穿隧效應(yīng)，氮化硅層可夾在兩個(gè)介電層(例如氧化硅層)之間。
盡管示意圖僅展示兩對位線和一對字線，但是所說明的結(jié)構(gòu)可用更多字線、更多位線和更多對應(yīng)溝道區(qū)域和電荷存儲區(qū)域來水平擴(kuò)展或垂直堆疊，以便提供附加存儲器單元。換句話說，字線、位線、溝道線和電荷俘獲線可垂直且/或水平擴(kuò)展，以提供具有許多存儲器單元的較大、三維存儲器矩陣。
如圖16a中所示，可在一條字線與一條位線的每一相交處提供一存儲器單元以存儲一位或一位以上數(shù)據(jù)。圖16b說明從圖16a的y方向的示意橫截面圖以說明四個(gè)存儲器單元的結(jié)構(gòu)。由位線2102a和2102b(作為源極區(qū)域和漏極區(qū)域)以及字線2108a和2108b(作為柵極區(qū)域)形成的兩個(gè)單元使其柵極區(qū)域位于源極和漏極區(qū)域的上方。且由位線2114a和2114b(作為源極和漏極區(qū)域)以及相同的柵極線2108a和2108b(作為柵極區(qū)域)形成的兩個(gè)單元使其柵極位于源極和漏極區(qū)域的下方，從而提供兩個(gè)“倒置”單元，其與兩個(gè)“非倒置”單元共用相同的柵極區(qū)域。圖16c說明從x方向的圖16a中的存儲裝置的另一示意橫截面圖和等效電路符號。參看圖16c，兩個(gè)存儲器單元2120a和2120b(例如SONOS(硅-氧化物-氮化物-氧化物-硅)TFT存儲器單元)由圖中所示的結(jié)構(gòu)提供。
圖16d說明展示由五層堆疊結(jié)構(gòu)提供的四個(gè)存儲器單元的示意圖，所述五層堆疊結(jié)構(gòu)包括三對位線2102a和2102b、2114a和2114b以及2118a和2118b和兩條字線2108a和2116a。在一個(gè)實(shí)例中，第一層可具有除位線2102a和2102b之外的更多位線；第二層可具有除字線2108a之外的更多字線(例如一對或更多)；第三層可具有除位線2114a和2114b之外的更多位線；第四層可具有除字線2116a之外的更多字線(例如一對或更多)；且第五層可具有除位線2118a和2118b之外的更多位線。此外，適當(dāng)?shù)臏系篮碗姾纱鎯^(qū)域可以類似于圖16a和圖16e中所說明的方式形成于交叉的位線與字線之間。
圖16a說明具有由兩層位線2102a、2102b、2114a和2114b共用的一層字線2108a和2108b的實(shí)例。三維存儲裝置可包括三個(gè)堆疊層的字線和位線以提供許多存儲器單元。如圖16a中所說明，存儲裝置可具有至少兩層存儲器陣列，其每一個(gè)均含有四個(gè)或四個(gè)以上存儲器單元，其中兩條或兩條以上字線2108a和2108b由兩層存儲器陣列共用。具體地說，字線2108a和2108b與存儲器單元耦合并提供存儲器單元的柵極區(qū)域。此外，第一對位線2102a和2102b交叉于兩條字線2108a和2108b下，并向兩層存儲器陣列中的第一層或下層提供源極和漏極區(qū)域。類似地，第二對位線2114a和2114b交叉于兩條字線2108a和2108b上，并向兩層存儲器陣列中的第二層或上層提供源極和漏極區(qū)域。
如上文所說明，第一組溝道區(qū)域2104a1和2106b1設(shè)置在兩層存儲器陣列中的第一層或下層的源極與漏極區(qū)域之間，且第二組溝道區(qū)域2112a1和2112b1設(shè)置在兩層存儲器陣列中的第二層或上層的源極與漏極區(qū)域之間。此外，電荷存儲區(qū)域2106a1和2106b1中的每一者均設(shè)置在兩條字線2108a和2108b中的對應(yīng)字線與第一和第二組溝道區(qū)域2104a1、2104b1、2112a1和2112b1中的對應(yīng)溝道區(qū)域之間。
對于三層結(jié)構(gòu)，可提供圖16a中所說明的結(jié)構(gòu)的替代構(gòu)型以包括由兩層字線共用的一層位線。舉例來說，圖16d中所說明的結(jié)構(gòu)，在不配備有位線2102a、2102b、2118a和2118b時(shí)，可變?yōu)閳D16f所說明的結(jié)構(gòu)。參看圖16f，三維存儲裝置可配備有兩層字線共用的一對或一對以上位線2114a和2114b，第一層可具有兩條或兩條以上字線2108a和2108b。圖16f中未展示第二字線2108b，但是如圖16a中所說明，第二字線2108b可在相同水平平面中位于字線2108a后。類似地，第二層字線可具有兩條或兩條以上字線2116a和2116b。
參看圖16f，由于具有兩層字線和一層公用位線，所述存儲裝置可包括兩層存儲器陣列，其每一個(gè)均含有四個(gè)或四個(gè)以上存儲器單元。確切地說，兩條位線2114a和2114b由兩層存儲器陣列共用，位線2114a和2114b與存儲器單元耦合并提供存儲器單元的源極和漏極區(qū)域。第一對字線2108a和2108b交叉于兩條位線2114a和2114b下，且可向兩層存儲器陣列中的第一層或下層提供柵極區(qū)域。類似地，第二對字線2116a和2116b交叉于兩條位線2114a和2114b上，且可向兩層存儲器陣列中的第二層提供柵極區(qū)域。為了提供存儲器單元，溝道區(qū)域設(shè)置在由位線2114a和2114b提供的源極與漏極區(qū)域之間，且在所述存儲裝置中電荷存儲區(qū)域可配備為其每一個(gè)均設(shè)置在第一和第二對字線2108a、2108b、2116a、2116b中的對應(yīng)字線與多個(gè)溝道區(qū)域中的對應(yīng)溝道區(qū)域之間。
以五堆疊層結(jié)構(gòu)為例，圖17a和圖6b進(jìn)一步說明由第一層L1和第二層L2形成的存儲器陣列。在一個(gè)實(shí)例中，層L1提供源極和漏極線作為存儲器陣列的位線，且層L2提供柵極線作為存儲器陣列的字線。圖6c和圖6d說明由第二層L2和第三層L3形成的另一存儲器陣列。確切地說，層L3提供源極和漏極線作為存儲器陣列的位線，且層L2提供柵極線作為存儲器陣列的字線。由層L2和L3提供的晶體管或存儲器單元與由層L1和L2形成的相比被倒置或顛倒。
另外，在描述那些實(shí)例的過程中，說明書可能以特定順序的步驟呈現(xiàn)了方法和/或過程。然而，就所述方法或過程并不依賴本文所述的特定次序的步驟，所述方法或過程不應(yīng)局限于所述的特定順序的步驟。所屬領(lǐng)域中的普通技術(shù)人員應(yīng)了解，其它順序的步驟為有可能。因此，說明書中所陳述的特定次序的步驟不應(yīng)被解釋為對權(quán)利要求書的限制。此外，針對本發(fā)明的方法和/或過程的權(quán)利要求書不應(yīng)局限于以所書寫的次序執(zhí)行它們的步驟，且所屬領(lǐng)域的技術(shù)人員可容易地了解，所述順序可改變且仍保持在本發(fā)明的精神和范疇之內(nèi)。
權(quán)利要求
1.一種存儲裝置，其包括多個(gè)平面的存儲器陣列，每一存儲器陣列包括多個(gè)存儲器單元；在每一平面內(nèi)耦合到所述存儲器單元的多條字線和位線；和至少一個(gè)晶體管，以選擇所述存儲器陣列中的至少一個(gè)。
2.根據(jù)權(quán)利要求1所述的存儲裝置，其進(jìn)一步包括解碼器，以啟動所述至少一個(gè)晶體管。
3.根據(jù)權(quán)利要求2所述的存儲裝置，其中所述解碼器在水平平面中選擇所述存儲器陣列中的一個(gè)。
4.根據(jù)權(quán)利要求2所述的存儲裝置，其中所述至少一個(gè)晶體管位于與所述選定存儲器陣列相同或不同的平面上。
5.根據(jù)權(quán)利要求1所述的存儲裝置，其中所述存儲器單元包括交叉點(diǎn)存儲裝置或晶體管存儲裝置。
6.一種訪問存儲器單元的方法，其包括將第一信號發(fā)送到至少一個(gè)層選擇晶體管；基于所述第一信號啟動所述至少一個(gè)選擇晶體管；和基于所述經(jīng)啟動的至少一個(gè)選擇晶體管將信號通信到一個(gè)或一個(gè)以上存儲器單元或者從一個(gè)或一個(gè)以上存儲器單元通信信號。
7.根據(jù)權(quán)利要求6所述的方法，其中所述至少一個(gè)選擇晶體管在與所述存儲器單元相同的層上啟動。
8.根據(jù)權(quán)利要求6所述的方法，其中所述至少一個(gè)選擇晶體管在與所述存儲器單元不同的層上啟動。
9.根據(jù)權(quán)利要求6所述的方法，其進(jìn)一步包括基于所述至少一個(gè)經(jīng)啟動的層選擇晶體管，定址、解碼或調(diào)試一個(gè)或一個(gè)以上存儲器單元。
10.一種存儲裝置，其包括至少兩層存儲器陣列，其每一個(gè)均含有至少四個(gè)存儲器單元；每一層中的至少兩條字線，其與所述對應(yīng)層的所述存儲器單元耦合；每一層中的至少兩條位線，其與所述對應(yīng)層的所述存儲器單元耦合；和每一層的至少一組層選擇晶體管，每組所述層選擇晶體管均耦合到所述對應(yīng)層的所述存儲器單元。
11.根據(jù)權(quán)利要求10所述的存儲裝置，其中每組所述層選擇晶體管均通過所述耦合到那一層的所述存儲器單元的位線來耦合到所述對應(yīng)層的所述存儲器單元。
12.根據(jù)權(quán)利要求10所述的存儲裝置，其中每組所述層選擇晶體管均通過所述耦合到那一層的所述存儲器單元的字線來耦合到所述對應(yīng)層的所述存儲器單元。
13.根據(jù)權(quán)利要求10所述的存儲裝置，其中每組所述層選擇晶體管由平面解碼信號控制。
14.根據(jù)權(quán)利要求10所述的存儲裝置，其中至少一組所述層選擇晶體管連同那一層的所述存儲器單元放置在所述對應(yīng)層上。
15.根據(jù)權(quán)利要求10所述的存儲裝置，其中至少一組所述層選擇晶體管放置在所述存儲裝置的貼地層和高起層中的至少一者上。
16.根據(jù)權(quán)利要求10所述的存儲裝置，其中至少一組所述層選擇晶體管包括浮柵裝置、薄膜晶體管和電介質(zhì)俘獲電荷裝置中的至少一者。
17.根據(jù)權(quán)利要求10所述的存儲裝置，其中所述存儲裝置為三維存儲裝置。
18.一種存儲裝置，其包括第一對位線；第一對字線，其位于所述第一對位線上且經(jīng)配置以交叉于所述第一對位線上；第一對溝道區(qū)域，其大體上與所述第一對字線平行，且其每一個(gè)均至少設(shè)置在所述第一對字線中的對應(yīng)字線交叉于所述第一對位線上的位置之間，且設(shè)置在所述對應(yīng)字線與所述第一對位線之間；第一組電荷存儲區(qū)域，其每一個(gè)均至少設(shè)置在所述對應(yīng)字線與所述第一對溝道區(qū)域中的對應(yīng)溝道區(qū)域之間；第二對位線，其位于所述第一對字線上且經(jīng)配置以交叉于所述第一對字線上；第二對溝道區(qū)域，其大體上與所述第一對字線平行，且其每一個(gè)均至少設(shè)置在所述第二對位線交叉于所述對應(yīng)字線上的位置之間，且設(shè)置在所述第二對位線與所述對應(yīng)字線之間；和第二組電荷存儲區(qū)域，其每一個(gè)均至少設(shè)置在所述對應(yīng)字線與所述對應(yīng)溝道區(qū)域之間。
19.根據(jù)權(quán)利要求18所述的存儲裝置，其中所述存儲裝置包括三維存儲裝置。
20.根據(jù)權(quán)利要求18所述的存儲裝置，其中所述第一對字線和所述第一和所述第二對位線中的至少一者包括摻雜多晶硅、TiN、TiSi2、WSi和金屬硅化物中的至少一者。
21.根據(jù)權(quán)利要求18所述的存儲裝置，其中所述第一對字線近似垂直地交叉于所述第一對位線上并交叉于所述第二對位線下。
22.根據(jù)權(quán)利要求18所述的存儲裝置，其中所述第一和所述第二組溝道區(qū)域中的至少一者包括摻雜硅。
23.根據(jù)權(quán)利要求18所述的存儲裝置，其中所述第一組電荷存儲區(qū)域由第一對電荷存儲線提供，所述第一對電荷存儲線大體上與所述第一對字線和所述第一對溝道區(qū)域平行，且設(shè)置在所述第一對字線與所述第一對溝道區(qū)域之間；且其中所述第二組電荷存儲區(qū)域由第二對電荷存儲線提供，所述第二對電荷存儲線大體上與所述第一對字線和所述第二對溝道區(qū)域平行，且設(shè)置在所述第一對字線與所述第二對溝道區(qū)域之間。
24.根據(jù)權(quán)利要求18所述的存儲裝置，其中所述第一和所述第二組電荷存儲區(qū)域中的至少一者包括三層結(jié)構(gòu)，其包括兩個(gè)介電層和一個(gè)位于二者之間的電荷存儲層。
25.根據(jù)權(quán)利要求24所述的存儲裝置，其中所述兩個(gè)介電層的每一個(gè)均包括氧化硅層。
26.根據(jù)權(quán)利要求24所述的存儲裝置，其中所述電荷存儲層包括氮化硅層、絕緣硅層、氧化鋁層和硅納米結(jié)晶層中的至少一者。
27.根據(jù)權(quán)利要求18所述的存儲裝置，其中所述存儲裝置中的所述存儲器單元由溝道熱電子編程且由帶間熱空穴擦除。
28.一種存儲裝置，其包括兩層存儲器陣列，其每一個(gè)均含有至少四個(gè)存儲器單元；兩條字線，其由所述兩層所述存儲器陣列共用，所述字線與所述存儲器單元耦合并提供所述存儲器單元的柵極區(qū)域；第一對位線，其交叉于所述兩條字線下并向所述存儲器陣列的所述兩層中的第一層提供源極和漏極區(qū)域；第二對位線，其交叉于所述兩條字線上并向所述存儲器陣列的所述兩層中的第二層提供源極和漏極區(qū)域；第一組溝道區(qū)域，其設(shè)置在所述存儲器陣列的所述兩層的所述第一層的所述源極區(qū)域與所述漏極區(qū)域之間；第二組溝道區(qū)域，其設(shè)置在所述存儲器陣列的所述兩層的所述第二層的所述源極區(qū)域與所述漏極區(qū)域之間；和電荷存儲區(qū)域，其每一個(gè)均設(shè)置在所述兩條字線中的對應(yīng)字線與所述第一和所述第二組溝道區(qū)域中的對應(yīng)溝道區(qū)域之間。
29.根據(jù)權(quán)利要求28所述的存儲裝置，其中所述字線和所述第一和所述第二對位線中的至少一者包括摻雜多晶硅、TiN、TiSi2、WSi和金屬硅化物中的至少一者。
30.根據(jù)權(quán)利要求28所述的存儲裝置，其中所述第一對字線近似垂直地交叉于所述第一對位線上并交叉于所述第二對位線下。
31.根據(jù)權(quán)利要求28所述的存儲裝置，其中所述第一和所述第二組溝道區(qū)域中的至少一者包括摻雜硅。
32.根據(jù)權(quán)利要求28所述的存儲裝置，其中所述電荷存儲區(qū)域由電荷存儲線提供，所述電荷存儲線大體上與所述字線平行，所述電荷存儲線的每一個(gè)均設(shè)置在鄰近字線與鄰近溝道區(qū)域之間。
33.根據(jù)權(quán)利要求28所述的存儲裝置，其中所述電荷存儲區(qū)域中的至少一個(gè)包括三層結(jié)構(gòu)，其包括兩個(gè)介電層和一個(gè)位于二者之間的電荷存儲層。
34.根據(jù)權(quán)利要求33所述的存儲裝置，其中所述電荷存儲層包括氮化硅層、絕緣硅層、氧化鋁層和硅納米結(jié)晶層中的至少一者。
35.根據(jù)權(quán)利要求33所述的存儲裝置，其中所述兩個(gè)介電層的每一個(gè)均包括氧化硅層。
36.根據(jù)權(quán)利要求28所述的存儲裝置，其中所述存儲裝置中的所述存儲器單元由溝道熱電子編程且由帶間熱空穴擦除。
37.根據(jù)權(quán)利要求28所述的存儲裝置，其中所述存儲裝置包括三維存儲裝置。
38.一種存儲裝置，其包括兩層存儲器陣列，其每一個(gè)均含有至少四個(gè)存儲器單元；兩條位線，其由所述兩層所述存儲器陣列共用，所述位線與所述存儲器單元耦合并提供所述存儲器單元的源極和漏極區(qū)域；第一對字線，其交叉于所述兩條位線下并向所述存儲器陣列的所述兩層中的第一層提供柵極區(qū)域；第二對字線，其交叉于所述兩條位線上并向所述存儲器陣列的所述兩層中的第二層提供柵極區(qū)域；溝道區(qū)域，其設(shè)置在所述源極區(qū)域與所述漏極區(qū)域之間；和電荷存儲區(qū)域，其每一個(gè)均設(shè)置在所述第一和所述第二對字線中的對應(yīng)字線與所述溝道區(qū)域中的對應(yīng)溝道區(qū)域之間。
39.根據(jù)權(quán)利要求38所述的存儲裝置，其中所述位線和所述第一和所述第二對字線中的至少一者包括摻雜多晶硅、TiN、TiSi2、WSi和金屬硅化物中的至少一者。
40.根據(jù)權(quán)利要求38所述的存儲裝置，其中所述位線近似垂直地交叉于所述第一對字線上且交叉于所述第二對字線下。
41.根據(jù)權(quán)利要求38所述的存儲裝置，其中所述溝道區(qū)域中的至少一個(gè)包括摻雜硅。
42.根據(jù)權(quán)利要求38所述的存儲裝置，其中所述電荷存儲區(qū)域由電荷存儲線提供，所述電荷存儲線大體上與所述字線平行，所述電荷存儲線的每一個(gè)均設(shè)置在鄰近字線與鄰近溝道區(qū)域之間。
43.根據(jù)權(quán)利要求38所述的存儲裝置，其中所述電荷存儲區(qū)域中的至少一個(gè)包括三層結(jié)構(gòu)，其包括兩個(gè)介電層和一個(gè)位于二者之間的電荷存儲層。
44.根據(jù)權(quán)利要求43所述的存儲裝置，其中所述電荷存儲層包括氮化硅層、絕緣硅層、氧化鋁層和硅納米結(jié)晶層中的至少一者。
45.根據(jù)權(quán)利要求43所述的存儲裝置，其中所述兩個(gè)介電層的每一個(gè)均包括氧化硅層。
46.根據(jù)權(quán)利要求38所述的存儲裝置，其中所述存儲裝置中的所述存儲器單元由溝道熱電子編程且由帶間熱空穴擦除。
47.根據(jù)權(quán)利要求38所述的存儲裝置，其中所述存儲裝置包括三維存儲裝置。
全文摘要
本發(fā)明揭示三維存儲裝置及其制造和操作方法。存儲裝置包括多個(gè)平面的存儲器陣列，每一存儲器陣列包括多個(gè)存儲器單元。所述存儲裝置還包括在每一平面中耦合到所述存儲器單元的多條字線和位線，和至少一個(gè)晶體管以選擇所述存儲器陣列中的至少一個(gè)。
文檔編號G11C8/12GK1841748SQ20061006515
公開日2006年10月4日 申請日期2006年3月21日 優(yōu)先權(quán)日2005年3月21日
發(fā)明者李明修, 施彥豪 申請人:旺宏電子股份有限公司