專利名稱：包含不對稱傳輸阻抗的芯片間接口的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包含不對稱傳輸阻抗的芯片間接口。
背景技術(shù)：
典型地，計算機系統(tǒng)包括許多彼此間相互通信以執(zhí)行系統(tǒng)應(yīng)用程序的集成電路芯片。芯片速度持續(xù)提高以及芯片間通信的數(shù)據(jù)量持續(xù)增加才可以滿足系統(tǒng)應(yīng)用的要求。隨著芯片間通信的數(shù)字數(shù)據(jù)量的增加，需要更高帶寬的通信鏈接以防止芯片間數(shù)據(jù)通信瓶頸。
通常，計算機系統(tǒng)包括控制器、例如微處理器和一個或多個存儲芯片、例如隨機訪問存儲(RAM)芯片。該RAM芯片可以是任何適用類型的RAM，例如動態(tài)RAM(DRAM)和雙數(shù)據(jù)率DRAM(DDR-DRAM)。同樣，特別是在執(zhí)行圖形應(yīng)用程序的計算機系統(tǒng)中，該RAM可以是圖形雙數(shù)據(jù)率DRAM(GDDR-DRAM)。該控制器和RAM芯片相互通信以執(zhí)行系統(tǒng)應(yīng)用程序，通常，在控制器和RAM間的通信鏈接對系統(tǒng)性能來說是重要的。
通過并行地通信更多的數(shù)據(jù)位和/或提高輸入/輸出(I/O)數(shù)據(jù)位速度可以建立更高帶寬的通信鏈接。然而，并行地通信更多的數(shù)據(jù)位可能使印刷電路板(PCB)的路由選擇變復(fù)雜。同樣，提高I/O數(shù)據(jù)位速度也可能是困難的，因為在發(fā)送器端的插針電容和在接收器端的插針電容降低了I/O通信速度并導(dǎo)致產(chǎn)生小的數(shù)據(jù)眼(data eye)。
由于這些和其它原因，因此需要本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的一個方面提供一種包含信號通道和第一電路的芯片間接口。該第一電路包括不對稱傳輸阻抗，以利用第一傳輸阻抗經(jīng)信號通道傳送高信號并利用第二傳輸阻抗經(jīng)信號通道傳送低信號。該第一傳輸阻抗和該第二傳輸阻抗具有不同的阻抗值。


圖1是示出根據(jù)本發(fā)明的計算機系統(tǒng)的一個實施例的方塊圖。
圖2是示出根據(jù)本發(fā)明的包括控制器和隨機訪問存儲器的計算機系統(tǒng)的一個實施例的方塊圖。
圖3是示出存儲單元的一個實施例的圖。
圖4是示出根據(jù)本發(fā)明的芯片間接口的一個實施例的圖。
圖5是示出在示范操作期間芯片間接口的操作元件的一個實施例的圖。
具體實施例方式
以下的說明參照作為本文之組成部分的附圖，它們通過圖示說明可實現(xiàn)的具體實施例。在這點上，方向術(shù)語例如“頂部”、“底部”、“前”、“后”、“引導(dǎo)”、“拖尾”等用于參照描述的附圖中的方位。因為本發(fā)明實施例的部件可以定位在多個不同方位，所以該方向術(shù)語用于說明的目的而決不是限制。需要明白的是，在不脫離本發(fā)明范圍的情況下，可利用其它實施例并進行構(gòu)造或邏輯改變。對以下的描述不應(yīng)從限定的意義上理解，本發(fā)明的范圍由后附的權(quán)利要求書規(guī)定。
圖1是示出根據(jù)本發(fā)明的計算機系統(tǒng)20的一個實施例的方塊圖。該計算機系統(tǒng)20包括第一集成電路芯片22和第二集成電路芯片24。芯片22通過通信通路26電連接到芯片24。在一個實施例中，芯片22是存儲控制器，芯片24是動態(tài)隨機訪問存儲器(DRAM)，例如雙數(shù)據(jù)率DRAM(DDR DRAM)或圖形DDR DRAM(GDDR DRAM)。在另一實施例中，芯片22和芯片24可以是任何適用的可彼此間通信的芯片。
芯片22包括第一輸入/輸出(I/O)電路28并且芯片24包括第二I/O電路30。I/O電路28經(jīng)通信通路26電連接到I/O電路30以形成芯片間接口。I/O電路28包括適當數(shù)目的發(fā)送器和接收器對并且I/O電路30包括適當數(shù)目的發(fā)送器和接收器對。I/O電路28中的每個發(fā)送器和接收器對對應(yīng)于I/O電路30中的發(fā)送器和接收器對。通信通路26包括一個或多個信號線，并且I/O電路28中的每個發(fā)送器和接收器對通過通信通路26中的信號線中的一個電連接到I/O電路30中相應(yīng)的發(fā)送器和接收器對。
I/O電路28和I/O電路30中的發(fā)送器和接收器對包括不對稱傳輸阻抗。發(fā)送器和接收器對中的每個發(fā)送器電連接到提供傳輸上拉阻抗的一個上拉電阻或一組上拉電阻(即多于一個)，并且連接到提供傳輸下拉阻抗的一個下拉電阻或一組下拉電阻。在一個實施例中，該上拉電阻或該組上拉電阻提供的傳輸上拉阻抗大于由該下拉電阻或該組下拉電阻提供的傳輸下拉阻抗。在一個實施例中，該下拉電阻或該組下拉電阻提供的傳輸下拉阻抗大于由該上拉電阻或該組上拉電阻提供的傳輸上拉阻抗。在一個實施例中，該上拉電阻或該組上拉電阻電連接到發(fā)送器和接收器對中的接收器上并用作終端阻抗來接收來自相應(yīng)發(fā)送器和接收器對中的高和低電壓信號。在一個實施例中，該下拉電阻或該組下拉電阻電連接到發(fā)送器和接收器對中的接收器上并用作終端阻抗來接收來自相應(yīng)的發(fā)送器和接收器對中的高和低電壓信號。
在一個實施例中，該組上拉電阻包括兩個并行電連接的上拉電阻，并且該組下拉電阻包括三個并行電連接的下拉電阻。這兩個上拉電阻電連接到發(fā)送器并接通以提供高電壓電平、稱作高信號。同樣，這兩個上拉電阻電連接到接收器并接通以提供終端阻抗。這三個下拉電阻電連接到發(fā)送器并接通以提供低電壓電平、稱作低信號。該高信號在電壓上高于該低信號，因此該高信號可以代表一個邏輯電平、例如邏輯1，該低信號可以代表另一個邏輯電平、例如邏輯0。在一個實施例中，該高信號上拉到電源電壓、例如1.5伏的VDDQ，該低信號下拉到VDOQ的40％即0.6伏。
使用兩個上拉電阻而不是三個上拉電阻以在發(fā)送器中提供一個較小的電容。同樣，如果在接收器中使用兩個上拉電阻作為終端阻抗，則使用兩個電阻而不是三個終端電阻以在接收器中提供一個較小的電容。在發(fā)送器和/或接收器中使用較小電容可以提高I/O數(shù)據(jù)位速度。此外，較小電容和不對稱傳輸阻抗可以提供較大的數(shù)據(jù)眼。因此，I/O數(shù)據(jù)位速度可以提高并且在芯片22和芯片24間保持可靠的通信。圖2是示出根據(jù)本發(fā)明的計算機系統(tǒng)40的一個實施例的方塊圖。計算機系統(tǒng)40包括控制器42和隨機訪問存儲器(RAM)44?？刂破?2經(jīng)存儲通信通路46和數(shù)據(jù)通信通路48電連接到RAM 44?？刂破?2經(jīng)存儲通信通路46向RAM 44提供行列地址以及控制信號。控制器42經(jīng)數(shù)據(jù)通信通路48向RAM 44提供數(shù)據(jù)并從RAM 44接收數(shù)據(jù)。在一個實施例中，RAM44可以是任何適合的DRAM，例如第四代DDR DRAM(DDR4 DRAM)、第三代GDDR DRAM(GDDR3 DRAM)、第四代GDDR DRAM(GDDR4 DRAM)或更后代的DRAM。
RAM 44包括存儲單元陣列50、行地址鎖存器和解碼器52、列地址鎖存器和解碼器54、讀出放大電路56、RAM I/O電路58、控制電路60和地址寄存器62。傳導(dǎo)字線64、稱作行選擇線，穿過該存儲單元陣列50在x方向上延伸。傳導(dǎo)位線66、稱作位線，穿過該排存儲單元陣列50在y方向上延伸。存儲單元68設(shè)置在字線64和位線66的每個交叉點。
每條字線64電連接到行地址鎖存器和解碼器52，并且每條位線66電連接到讀出放大電路56中的讀出放大器中的一個。該讀出放大電路56經(jīng)傳導(dǎo)列選擇線70電連接到列地址鎖存器和解碼器54。同樣，讀出放大電路56經(jīng)通信通路72電連接到行地址鎖存器和解碼器52、經(jīng)I/O通信通路74電連接到RAMI/O電路58。經(jīng)數(shù)據(jù)通信通路48，數(shù)據(jù)在RAM I/O電路58和控制器42之間傳輸。
控制器42包括控制器I/O電路76，其經(jīng)數(shù)據(jù)通信通路48電連接到RAM I/O電路58。同樣，控制器42經(jīng)存儲通信通路46電連接到控制電路60和地址寄存器62?？刂齐娐?0經(jīng)控制通信通路78電連接到行地址鎖存器和解碼器52以及列地址鎖存器和解碼器54。地址寄存器62經(jīng)行和列地址線80電連接到行地址鎖存器和解碼器52以及列地址鎖存器和解碼器54。
地址寄存器62經(jīng)存儲通信通路46從控制器42接收行和列地址。地址寄存器62經(jīng)行和列地址線80向行地址鎖存器和解碼器52提供行地址，控制電路60經(jīng)控制通信通路78向行地址鎖存器和解碼器52提供RAS信號從而把所提供的行地址鎖存到行地址鎖存器和解碼器52。地址寄存器62經(jīng)行和列地址線80向列地址鎖存器和解碼器54提供列地址，控制電路60經(jīng)控制通信通路78向列地址鎖存器和解碼器54提供CAS信號從而把所提供的列地址鎖存到列地址鎖存器和解碼器54。
I/O電路76和I/O電路58經(jīng)數(shù)據(jù)通信通路48在控制器42和RAM 44間通信數(shù)據(jù)。I/O電路76和I/O電路58與I/O電路28和30(如圖1所示)類似。I/O電路58包括適當數(shù)目的發(fā)送器和接收器對并且I/O電路76也包括適當數(shù)目的發(fā)送器和接收器對。I/O電路58中的每個發(fā)送器和接收器對對應(yīng)于I/O電路76中的發(fā)送器和接收器對。數(shù)據(jù)通信通路48包括一條或更多信號線，I/O電路58中的每個發(fā)送器和接收器對經(jīng)數(shù)據(jù)通信通路48中的信號線中的一條電連接到I/O電路76中相應(yīng)的發(fā)送器和接收器對。
同樣，I/O電路58和I/O電路76中的發(fā)送器和接收器對包括不對稱傳輸阻抗。發(fā)送器和接收器對中的每個發(fā)送器電連接到提供傳輸上拉阻抗的一個上拉電阻或一組上拉電阻，并且連接到提供傳輸下拉阻抗一個下拉電阻或一組下拉電阻。在一個實施例中，該上拉電阻或該組上拉電阻提供的傳輸上拉阻抗大于由該下拉電阻或該組下拉電阻提供的傳輸下拉阻抗。在一個實施例中，該下拉電阻或該組下拉電阻提供的傳輸下拉阻抗大于由該上拉電阻或該組上拉電阻提供的傳輸上拉阻抗。在一個實施例中，該上拉電阻或該組上拉電阻電連接到發(fā)送器和接收器對中的接收器上并用作終端阻抗來接收從相應(yīng)的發(fā)送器和接收器對中發(fā)出的高和低電壓信號。在一個實施例中，該下拉電阻或該組下拉電阻電連接到發(fā)送器和接收器對中的接收器上并用作終端阻抗來接收從相應(yīng)的發(fā)送器和接收器對中發(fā)出的高和低電壓信號。
讀出放大電路56包括讀出放大器、均衡和預(yù)充電電路以及開關(guān)。該讀出放大器是差分輸入讀出放大器，每個讀出放大器在兩個差分輸入端的每一個處接收一條位線66。位線66中的一條從所選擇的存儲單元68接收一個數(shù)據(jù)位，其它位線66作為參考。該均衡和預(yù)充電電路在讀或?qū)懖僮髦笆惯B接到同一個讀出放大器的位線66上的電壓均衡。為了讀數(shù)據(jù)位，讀出放大器放大數(shù)據(jù)位值和參考值之間的差并經(jīng)I/O通信通路74向I/O電路58提供已讀出的輸出值。I/O電路58中的發(fā)送器和接收器對中的一個接收已讀出的輸出值并經(jīng)數(shù)據(jù)通信通路48向控制器42中的I/O電路76中的相應(yīng)的發(fā)送器和接收器對提供該已讀出的輸出值。為了寫數(shù)據(jù)位，控制器42中的I/O電路76中的發(fā)送器和接收器對中的一個經(jīng)數(shù)據(jù)通信通路48向RAM 44中的I/O電路58中的相應(yīng)的發(fā)送器和接收器對提供數(shù)據(jù)位。I/O電路58經(jīng)I/O通信通路74向讀出放大電路56中的讀出放大器提供該數(shù)據(jù)位。I/O電路58過驅(qū)動讀出放大器以將數(shù)據(jù)位值過驅(qū)動到連接到存儲單元68之一的位線66上，并將該數(shù)據(jù)位值的反相過驅(qū)動到參考位線66上。該讀出放大器把已接收到的數(shù)據(jù)位值寫入到所選擇的存儲單元68中。
行地址鎖存器和解碼器52接收行地址和RAS信號并將該行地址鎖存到行地址鎖存器和解碼器52中。行地址鎖存器和解碼器52對每個行地址解碼以選擇存儲單元68的一個行。此外，行地址鎖存器和解碼器52經(jīng)通信通路72向讀出放大電路56提供讀出放大器激活信號以及均衡和預(yù)充電信號。
列地址鎖存器和解碼器54激活列選擇線70以連接讀出放大電路56中的讀出放大器和I/O電路58中的發(fā)送器和接收器對。列地址鎖存器和解碼器54接收列地址并將該列地址鎖存到列地址鎖存器和解碼器54。列地址鎖存器和解碼器54將該列地址解碼以選擇編址的列選擇線70。此外，列地址鎖存器和解碼器54經(jīng)控制通信通路78從控制電路60接收列選擇線激活信號。列選擇線激活信號指示哪些編址的列選擇線70將被列地址鎖存器和解碼器54激活。列地址鎖存器和解碼器54激活由列地址編址并由列選擇線激活信號選擇激活的列選擇線70。已激活的列選擇線70被提供給讀出放大電路56以連接讀出放大電路56中的讀出放大器和I/O電路58中的發(fā)送器和接收器對。
控制電路60經(jīng)存儲通信通路46從控制器42接收地址和控制信號?？刂破?2向控制電路60提供控制信號，例如讀/寫使能信號、RAS信號和CAS信號?？刂齐娐?0向行地址鎖存器和解碼器52提供RAS信號并向列地址鎖存器和解碼器54提供CAS信號。同樣，控制電路60向列地址鎖存器和解碼器54提供控制信號以選擇性地激活列選擇線70。
在讀操作過程中，控制電路60接收讀控制信號并且地址寄存器62接收已選擇的一個或多個存儲單元68的行地址。將該行地址從地址寄存器62提供到行地址鎖存器和解碼器52并由控制電路60和RAS信號鎖存到行地址鎖存器和解碼器52中。行地址鎖存器和解碼器52對行地址解碼并激活所選擇的字線64。隨著所選擇的字線64被激活，存儲在連接到所選擇的字線64的每個存儲單元68內(nèi)的值傳到各自的位線66。存儲在存儲單元68內(nèi)的該位值由電連接到各自的位線66的讀出放大器檢測。
下面，控制電路60和地址寄存器62接收所選擇的一個或多個存儲單元68的列地址。將該列地址從地址寄存器62提供到列地址鎖存器和解碼器54并由控制電路60和CAS信號鎖存到列地址鎖存器和解碼器54中。該列地址鎖存器和解碼器54對列地址解碼以選擇列選擇線70?？刂齐娐?0將控制信號提供給列地址鎖存器和解碼器54以選擇性地激活列選擇線70并連接所選擇的讀出放大器到I/O電路58中的發(fā)送器和接收器對。讀出的輸出值被提供給I/O電路58中的發(fā)送器和接收器對并且經(jīng)數(shù)據(jù)通信通路48提供給I/O電路76中相應(yīng)的發(fā)送器和接收器對。
在寫操作過程中，將存儲在存儲單元陣列50中的數(shù)據(jù)經(jīng)數(shù)據(jù)通信通路48從I/O電路76中的發(fā)送器和接收器對提供到I/O電路58中的發(fā)送器和接收器對?？刂齐娐?0接收寫控制信號并且地址寄存器62接收所選擇的一個或多個存儲單元68的行地址。將該行地址從地址寄存器62提供到行地址鎖存器和解碼器52并由控制電路60和RAS信號鎖存到行地址鎖存器和解碼器52中。該行地址鎖存器和解碼器52對該行地址解碼并激活所選擇的字線64。隨著該已選擇的字線64被激活，將存儲在連接到所選擇的字線64的每個存儲單元68內(nèi)的值傳到各自的位線66和電連接到各自的位線66的讀出放大器。
下面，控制電路60和地址寄存器62接收所選擇的一個或多個存儲單元68的列地址。地址寄存器62將該列地址提供給列地址鎖存器和解碼器54并且該列地址由控制電路60和CAS信號鎖存到列地址鎖存器和解碼器54中。列地址鎖存器和解碼器54從控制電路60接收列選擇線激活信號并激活所選擇的列選擇線70以連接讀出放大電路56中的讀出放大器和I/O電路58中的發(fā)送器和接收器對。I/O電路58將來自控制器42中的I/O電路76的數(shù)據(jù)傳送到讀出放大器并過驅(qū)動該讀出放大器以便經(jīng)位線66將數(shù)據(jù)寫入到所選擇的一個或多個存儲單元68。
圖3是示出存儲單元陣列50中的存儲單元68的一個實施例的圖。存儲單元68包括晶體管90和電容92。晶體管90的門極電連接到字線64。晶體管90漏極-源極通道的一端電連接到位線66并且漏極-源極通道的另一端電連接到電容92的一端。電容92的另一端電連接到基準94，例如電源電壓的一半。電容92充電和放電以代表邏輯0或邏輯1。
在讀操作過程中，字線64被激活以使晶體管90導(dǎo)通并且存儲在電容92內(nèi)的值經(jīng)位線66由讀出放大器讀取。在寫過程中，字線被激活以使晶體管90導(dǎo)通并訪問電容92。連接到位線66的該讀出放大器被過激勵，從而經(jīng)位線66和晶體管90在電容92中寫入數(shù)據(jù)值。
對存儲單元68的讀操作是破壞性的讀操作。在每次讀操作之后，電容92對剛剛讀取的數(shù)據(jù)值重新充電或放電。此外，即使沒有讀操作，電容92中的電荷隨時間而放電。為了保持已存儲的值，存儲單元68由讀和/或?qū)懘鎯卧?8周期性地刷新。周期性地刷新存儲單元陣列50中的所有存儲單元68以維持它們的值。
圖4是示出根據(jù)本發(fā)明的芯片間接口100的一個實施例的圖。接口100包括第一I/O電路102和第二I/O電路104。I/O電路102和I/O電路104類似于I/O電路76和58(如圖2中所示)和I/O電路28和30(如圖1中所示)。I/O電路102經(jīng)數(shù)據(jù)通信通路106電連接到I/O電路104。在一個實施例中，接口100包括一個類似于I/O電路102或I/O電路104的I/O電路和一個相應(yīng)的I/O電路，該相應(yīng)的I/O電路是任何適于與類似于I/O電路102或I/O電路104的一個I/O電路進行接口的I/O電路。
I/O電路102包括第一收發(fā)器108、第一上拉電阻元件110a和110b以及第一下拉電阻元件112a-112c。在其它實施例中，I/O電路102包括任何適當數(shù)目的上拉電阻元件，例如一個或一百個電阻元件。在另一個實施例中，I/O電路102包括任何適當數(shù)目的下拉電阻，例如一個或一百個電阻元件。
收發(fā)器108經(jīng)電阻元件線114a電連接到上拉電阻元件110a以及經(jīng)電阻元件線114b電連接到上拉電阻元件110b。收發(fā)器108經(jīng)電阻元件線116a電連接到下拉電阻元件112a以及經(jīng)電阻元件線116b電連接到下拉電阻元件112b以及經(jīng)電阻元件線116c電連接到下拉電阻元件112c。上拉電阻元件110a經(jīng)電源線118電連接到上拉電阻元件110b和電源VDDQ。下拉電阻元件112a、下拉電阻元件112b和下拉電阻元件112c經(jīng)基準線120一起電連接到基準，例如VSSQ。在一個實施例中，VDDQ是正電壓，VSSQ是直接接地。
在一個實施例中，上拉電阻元件110a和110b中的每一個均包括電串聯(lián)到開關(guān)(例如場效應(yīng)晶體管的漏極-源極通道)的電阻，該開關(guān)電連接到收發(fā)器108漏極-源極。在一個實施例中，上拉電阻元件110a和110b中的每個電阻均是120歐姆電阻，并且如果所有上拉電阻元件110a和110b都接通，則并聯(lián)的上拉電阻元件110a和110b提供60歐姆的阻抗值。在一個實施例中，下拉電阻元件112a-112c中的每一個均包括電串聯(lián)到開關(guān)(例如場效應(yīng)晶體管的漏極-源極通道)的電阻，該開關(guān)電連接到收發(fā)器108。漏極-源極在一個實施例中，下拉電阻元件112a-112c中的每個電阻均是120歐姆電阻，并且如果所有下拉電阻元件112a-112c都接通，則并聯(lián)的下拉電阻元件112a-112c提供40歐姆的阻抗值。
收發(fā)器108包括發(fā)送器122和接收器124。發(fā)送器122的輸出端電連接到接收器124的輸入端并經(jīng)數(shù)據(jù)通信通路106電連接到I/O電路104。發(fā)送器122的輸入端126從包括I/O電路102的集成電路接收數(shù)據(jù)。發(fā)送器122經(jīng)數(shù)據(jù)通信通路106向I/O電路104傳送數(shù)據(jù)。為了傳送高電壓電平，所有的上拉電阻元件110a和110b都接通并且所有的下拉電阻元件112a-112c都斷開。為了傳送低電壓電平，所有的下拉電阻元件112a-112c都接通并且所有的上拉電阻元件110a和110b都斷開。接收器124的輸入端經(jīng)數(shù)據(jù)通信通路106接收數(shù)據(jù)并經(jīng)接收器124的輸出端128向包括I/O電路102的集成電路傳送數(shù)據(jù)。在一個實施例中，為了接收高電壓電平和低電壓電平，所有的上拉電阻元件110a和110b都接通并且所有的下拉電阻元件112a-112c都斷開，這在接收器124提供了終端阻抗。在一個實施例中，為了接收高電壓電平和低電壓電平，所有的上拉電阻元件110a和110b都斷開并且所有的下拉電阻元件112a-112c都接通，這在接收器124提供了終端阻抗。在其它實施例中，上拉電阻元件110a和110b以及下拉電阻元件112a-112c的不同組合可以接通和/或斷開，以提供上拉阻抗、下拉阻抗和終端阻抗。
I/O電路104包括第二收發(fā)器130、第二上拉電阻元件132a和132b、第二下拉電阻元件134a-134c。在其它實施例中，I/O電路104包括任何適當數(shù)目的上拉電阻元件，例如一個或一百個電阻元件。在其它實施例中，I/O電路104包括任何適當數(shù)目的下拉電阻元件，例如一個或一百個電阻元件。
收發(fā)器130經(jīng)數(shù)據(jù)通信通路106電連接到收發(fā)器108。同樣，收發(fā)器130經(jīng)電阻元件線136a電連接到上拉電阻元件132a以及經(jīng)電阻元件線136b電連接到上拉電阻元件132b。收發(fā)器130經(jīng)電阻元件線138a電連接到下拉電阻元件134a以及經(jīng)電阻元件線138b電連接到下拉電阻元件134b以及經(jīng)電阻元件線138c電連接到下拉電阻元件134c。上拉電阻元件132a經(jīng)電源線140電連接到上拉電阻元件132b和電源VDDQ。下拉電阻元件134a、下拉電阻元件134b和下拉電阻元件134c經(jīng)基準線142一起電連接到基準，例如VSSQ。在一個實施例中，VDDQ是正電壓，VSSQ是直接接地。
在一個實施例中，上拉電阻元件132a和132b中的每一個均包括電串聯(lián)到開關(guān)(例如場效應(yīng)晶體管的漏極-源極通道)的電阻，該開關(guān)電連接到收發(fā)器。漏極-源極在一個實施例中，上拉電阻元件132a和132b中的每個電阻均是120歐姆電阻，并且如果所有上拉電阻元件132a和132b都接通，則并聯(lián)的上拉電阻元件132a和132b提供60歐姆的阻抗值。在一個實施例中，下拉電阻元件134a-134c中的每一個均包括電串聯(lián)到開關(guān)(例如場效應(yīng)晶體管的漏極-源極通道)的電阻，該開關(guān)電連接到收發(fā)器。漏極-源極在一個實施例中，下拉電阻元件134a-134c中的每個電阻均是120歐姆電阻，并且如果所有下拉電阻元件134a-134c都接通，則并聯(lián)的下拉電阻元件134a-134c提供40歐姆的阻抗值。
收發(fā)器130包括發(fā)送器144和接收器146。發(fā)送器144的輸出端電連接到接收器146的輸入端并經(jīng)數(shù)據(jù)通信通路106電連接到I/O電路102。發(fā)送器144的輸入端148從包括I/O電路104的集成電路接收數(shù)據(jù)。發(fā)送器144經(jīng)數(shù)據(jù)通信通路106向I/O電路102傳送數(shù)據(jù)。為了傳送高電壓電平，所有的上拉電阻元件132a和132b都接通并且所有的下拉電阻元件134a-134c都斷開。為了傳送低電壓電平，所有的下拉電阻元件134a-134c都接通并且所有的上拉電阻元件132a和132b都斷開。接收器146的輸入端經(jīng)數(shù)據(jù)通信通路106接收數(shù)據(jù)并經(jīng)接收器146的輸出端150向包括I/O電路104的集成電路傳送數(shù)據(jù)。在一個實施例中，為了接收高電壓電平和低電壓電平，所有的上拉電阻元件132a和132b都接通并且所有的下拉電阻元件134a-134c都斷開，這在接收器146提供了終端阻抗。在一個實施例中，為了接收高電壓電平和低電壓電平，所有的上拉電阻元件132a和132b都斷開并且所有的下拉電阻元件134a-134c都接通，這在接收器146提供了終端阻抗。在其它實施例中，上拉電阻元件132a和132b以及下拉電阻元件134a-134c的不同組合可以接通和/或斷開，以提供上拉阻抗、下拉阻抗和終端阻抗。
在一個示范操作中，發(fā)送器122在輸入端126接收數(shù)據(jù)并將數(shù)據(jù)傳送I/O電路104中的接收器146。為了傳送高電壓電平，所有的上拉電阻元件110a和110b都接通并且所有的下拉電阻元件112a-112c都斷開。為了傳送低電壓電平，所有的下拉電阻元件112a-112c都接通并且所有的上拉電阻元件110a和110b都斷開。
在一個實施例中，在I/O電路104，所有上拉電阻元件132a和132b都接通以提供終端阻抗并且接收器146經(jīng)輸出端150向包括I/O電路104的集成電路傳送已接收到的數(shù)據(jù)。在一個實施例中，在傳送高電壓電平時，上拉電阻元件110a和110b提供一個阻抗值，該阻抗值完全等于由上拉電阻元件132a和132b提供的終端阻抗值。在一個實施例中，在傳送低電壓電平時，下拉電阻元件112a-112c提供一個阻抗值，該阻抗值小于由上拉電阻元件132a和132b提供的終端阻抗值。在一個實施例中，在傳送低電壓電平時，下拉電阻元件112a-112c提供一個阻抗值，該阻抗值大于由上拉電阻元件132a和132b提供的終端阻抗值。
在一個實施例中，在I/O電路104，所有下拉電阻元件134a-134c都接通以提供終端阻抗并且接收器146經(jīng)輸出端150向包括I/O電路104的集成電路傳送已接收到的數(shù)據(jù)。在一個實施例中，在傳送低電壓電平時，下拉電阻元件112a-112c提供一個阻抗值，該阻抗值完全等于由下拉電阻元件134a-134c提供的終端阻抗值。在一個實施例中，在傳送高電壓電平時，上拉電阻元件110a和110b提供一個阻抗值，該阻抗值大于由下拉電阻元件134a-134c提供的終端阻抗值。在一個實施例中，在傳送高電壓電平時，上拉電阻元件110a和110b提供一個阻抗值，該阻抗值小于由下拉電阻元件134a-134c提供的終端阻抗值。
在另一個示范操作中，發(fā)送器144在輸入端148接收數(shù)據(jù)并將數(shù)據(jù)傳送到I/O電路102中的接收器124。為了傳送高電壓電平，所有的上拉電阻元件132a和132b都接通并且所有的下拉電阻元件134a-134c都斷開。為了傳送低電壓電平，所有的下拉電阻元件134a-134c都接通并且所有的上拉電陽元件132a和132b都斷開。
在一個實施例中，在I/O電路102，所有上拉電阻元件110a和110b都接通以提供終端阻抗并且接收器124經(jīng)輸出端128向包括I/O電路102的集成電路傳送已接收到的數(shù)據(jù)。在一個實施例中，在傳送高電壓電平時，上拉電阻元件132a和132b提供一個阻抗值，該阻抗值完全等于由上拉電阻元件110a和110b提供的終端阻抗值。在一個實施例中，在傳送低電壓電平時，下拉電阻元件134a-134c提供一個阻抗值，該阻抗值小于由上拉電阻元件110a和110b提供的終端阻抗值。在一個實施例中，在傳送低電壓電平時，下拉電阻元件134a-134c提供一個阻抗值，該阻抗值大于由上拉電阻元件110a和110b提供的終端阻抗值。
在一個實施例中，在I/O電路102，所有下拉電阻元件112a-112c都接通以提供終端阻抗并且接收器146經(jīng)輸出端150向包括I/O電路104的集成電路傳送已接收到的數(shù)據(jù)。在一個實施例中，在傳送低電壓電平時，下拉電阻元件134a-134c提供一個阻抗值，該阻抗值完全等于由下拉電阻元件112a-112c提供的終端阻抗值。在一個實施例中，在傳送高電壓電平時，上拉電阻元件132a和132b提供一個阻抗值，該阻抗值大于由下拉電阻元件112a-112c提供的終端阻抗值。在一個實施例中，在傳送高電壓電平時，上拉電阻元件132a和132b提供一個阻抗值，該阻抗值小于由下拉電阻元件112a-112c提供的終端阻抗值。
I/O數(shù)據(jù)位速度可以通過在發(fā)送器和/或接收器使用較小的電容而提高。此外，較小的電容和不對稱傳輸阻抗可以提供一個較大的數(shù)據(jù)眼。因此，可以提高I/O數(shù)據(jù)位速度并且在芯片間保持可靠的通信。
圖5是示出在一個實例操作期間芯片間接口200的操作元件的一個實施例的圖。接口200包括發(fā)送器202和接收器204。該發(fā)送器202的輸出端經(jīng)數(shù)據(jù)通信通路206電連接到接收器204的輸入端。同樣，接口200包括發(fā)送器上拉電阻元件208a和208b、發(fā)送器下拉電阻元件210a-210c以及接收器上拉電阻元件212a和212b。
發(fā)送器202經(jīng)電阻元件線214a電連接到發(fā)送器上拉電阻元件208a并且經(jīng)電阻元件線214b電連接到發(fā)送器上拉電阻元件208b。發(fā)送器202經(jīng)電阻元件線216a電連接到發(fā)送器下拉電阻元件210a并且經(jīng)電阻元件線216b電連接到發(fā)送器下拉電阻元件210b并且經(jīng)電阻元件線216c電連接到發(fā)送器下拉電阻元件210c。發(fā)送器上拉電阻元件208a經(jīng)電源線218電連接到發(fā)送器上拉電阻元件208b和電源VDDQ。發(fā)送器下拉電阻元件210a、發(fā)送器下拉電阻元件210b和發(fā)送器下拉電阻元件210c經(jīng)基準線220一起電連接到一個基準，例如VSSQ。發(fā)送器202在222接收輸入數(shù)據(jù)。
接收器204經(jīng)電阻元件線224a電連接到接收器上拉電阻元件212a并且經(jīng)電阻元件線224b電連接到接收器上拉電阻元件212b。接收器上拉電阻元件212a經(jīng)電源線226電連接到接收器上拉電阻元件212b和電源VDDQ。接收器204在一個輸入端228接收基準電壓VREF并且在230提供一個輸出。
發(fā)送器上拉電阻元件208a和208b中的每一個均包括電串聯(lián)到開關(guān)(例如場效應(yīng)晶體管的漏極-源極通道)的電阻，該開關(guān)電連接到發(fā)送器202。同樣，發(fā)送器下拉電阻元件210a-210c中的每一個均包括電串聯(lián)到開關(guān)(例如場效應(yīng)晶體管的漏極-源極通道)的電阻，該開關(guān)電連接到發(fā)送器202。此外，接收器上拉電阻元件212a和212b中的每一個均包括電串聯(lián)到開關(guān)(例如場效應(yīng)晶體管的漏極-源極通道)的電阻，該開關(guān)電連接到接收器204。
在一個實施例中，發(fā)送器上拉電阻元件208a和208b和發(fā)送器下拉電阻元件210a-210c中的每一個是120歐姆電阻。同樣，接收器上拉電阻元件212a和212b中的每一個電阻是120歐姆電阻。如果所有發(fā)送器上拉電阻元件208a和208b是接通的，則發(fā)送器上拉電阻元件208a和208b提供60歐姆阻抗值。同樣，如果所有發(fā)送器下拉電阻元件210a-210c是接通的，則發(fā)送器下拉電阻元件210a-210c提供40歐姆阻抗值。此外，如果所有接收器上拉電阻元件212a和212b是接通的，則接收器上拉電阻元件212a和212b提供60歐姆阻抗值，其完全等于由接通的發(fā)送器上拉電阻元件208a和208b提供的阻抗值。
在操作中，發(fā)送器202在222接收數(shù)據(jù)并且經(jīng)通信通路206向接收器204傳送該數(shù)據(jù)。接收器上拉電阻元件212a和212b被接通以在接收器204端提供終端阻抗。
為了傳送高電壓電平，發(fā)送器上拉電阻元件208a和208b接通并且所有發(fā)送器下拉電阻元件210a-210c斷開。在一個實施例中，發(fā)送器上拉電阻元件208a和208b提供阻抗值，該阻抗值完全等于由接收器上拉電阻元件212a和212b提供的阻抗值，由此非常小或沒有電流經(jīng)通信通路206和接收器204的輸入端被上拉到完全為VDDQ。在一個實施例中，發(fā)送器上拉電阻元件208a和208b提供60歐姆阻抗值，該阻抗值完全等于由接收器上拉電阻元件212a和212b提供的60歐姆阻抗值，由此非常小或沒有電流經(jīng)通信通路206和接收器204的輸入端被上拉到完全為VDDQ。
為了傳送低電壓電平，所有發(fā)送器下拉電阻元件210a-210c接通并且所有發(fā)送器上拉電阻元件212a和212b斷開。經(jīng)通信通路206，來自VDDQ的電流穿過接收器上拉電阻元件212a和212b以及發(fā)送器下拉電阻元件210a-210c。在接收器204輸入端的低電壓電平由接收器上拉電阻元件212a和212b以及發(fā)送器下拉電阻元件210a-210c的分壓網(wǎng)絡(luò)確定。在一個實施例中，接收器上拉電阻元件212a和212b提供60歐姆阻抗值并且發(fā)送器下拉電阻元件210a-210c提供40歐姆阻抗值以及低電壓電平等于VDDQ的40％。
接收器204接收由發(fā)送器202傳送的數(shù)據(jù)并且辨別高電壓電平和低電壓電平，以便在輸出端230提供數(shù)據(jù)。在一個實施例中，其中高電壓電平完全等于VDDQ并且低電壓電平完全等于VDDQ的40％，VREF設(shè)置為VDDQ的大約70％以辨別高電壓電平和低電壓電平。
使用兩個發(fā)送器上拉電阻元件208a和208b而不是三個發(fā)送器上拉電阻元件，以在發(fā)送器提供一個較小的電容。這可以減少總接口電容20％。同樣，如果使用兩個接收器上拉電阻元件212a和212b而不是三個終端阻抗元件作為終端阻抗，則總接口電容可以再減少20％，在發(fā)送器和/或接收器利用較小的電容可以提高I/O數(shù)據(jù)位速度。同樣，不對稱傳輸阻抗可以提供較大的電壓擺動，其結(jié)合較小的電容，可以提供較大的數(shù)據(jù)眼。因此，可以提高I/O數(shù)據(jù)位速度并且在芯片間保持可靠的通信。
盡管本文已經(jīng)說明并描述了特定實施例，本領(lǐng)域技術(shù)人員可以理解，在不脫離本發(fā)明范圍的前提下，各種替換和/或等效實施方式可以取代示出和描述的特定實施例。本申請要涵蓋本文討論的特定實施例的任何修改和變化。因此，本發(fā)明僅僅由權(quán)利要求和其等價物限定。
權(quán)利要求
1.一種芯片間接口，包括信號通道；和第一電路，其包括不對稱傳輸阻抗以利用第一傳輸阻抗經(jīng)所述信號通道傳送高信號并利用第二傳輸阻抗經(jīng)所述信號通道傳送低信號，其中所述第一傳輸阻抗和所述第二傳輸阻抗具有不同的阻抗值。
2.根據(jù)權(quán)利要求1所述的芯片間接口，包括第二電路，其包括接收所述高信號和所述低信號的終端阻抗，其中所述終端阻抗具有完全等于所述第一傳輸阻抗的值的終端阻抗值。
3.根據(jù)權(quán)利要求1所述的芯片間接口，其中所述第一電路利用所述第一傳輸阻抗作為第一終端阻抗以經(jīng)所述信號通道接收信號。
4.根據(jù)權(quán)利要求3所述的芯片間接口，包括第二電路，其包括接收所述高信號和所述低信號的第二終端阻抗，其中所述第二終端阻抗具有完全等于所述第一傳輸阻抗的值的終端阻抗值。
5.根據(jù)權(quán)利要求4所述的芯片間接口，其中所述第二電路包括不對稱傳輸阻抗以利用所述第二終端阻抗作為第三傳輸阻抗經(jīng)所述信號通道傳送高信號并利用第四傳輸阻抗經(jīng)所述信號通道傳送低信號，其中所述第三傳輸阻抗和所述第四傳輸阻抗具有不同的阻抗值。
6.根據(jù)權(quán)利要求5所述的芯片間接口，其中所述第一傳輸阻抗的值完全等于所述第三傳輸阻抗的值并且所述第二傳輸阻抗的值完全等于所述第四傳輸阻抗的值。
7.一種計算機系統(tǒng)，包括信號通道；控制電路，配置為經(jīng)所述信號通道通信；和隨機訪問存儲器，配置為經(jīng)所述信號通道將第一信號傳送到所述控制電路，其中所述隨機訪問存儲器配置為利用第一傳輸阻抗傳送在所述第一信號中的高信號并利用第二傳輸阻抗傳送在所述第一信號中的低信號，其中所述第一傳輸阻抗和所述第二傳輸阻抗具有不同的阻抗值。
8.根據(jù)權(quán)利要求7所述的計算機系統(tǒng)，其中所述控制電路配置為經(jīng)所述信號通道向所述隨機訪問存儲器傳送第二信號，其中所述控制電路配置為利用第三傳輸阻抗傳送在所述第二信號中的高信號并利用第四傳輸阻抗傳送在所述第二信號中的低信號，其中所述第三傳輸阻抗和所述第四傳輸阻抗具有不同的阻抗值。
9.根據(jù)權(quán)利要求8所述的計算機系統(tǒng)，其中所述隨機訪問存儲器配置為經(jīng)所述信號通道從所述控制電路接收所述第二信號并利用所述第一傳輸阻抗作為終端阻抗。
10.根據(jù)權(quán)利要求7所述的計算機系統(tǒng)，其中所述控制電路配置為經(jīng)所述信號通道從所述隨機訪問存儲器接收所述第一信號并且所述控制電路包括完全等于所述第一傳輸阻抗的終端阻抗。
11.一種芯片間接口，包括信號通道；第一電路，配置為經(jīng)所述信號通道傳送第一信號；和第二電路，配置為經(jīng)所述信號通道接收所述第一信號，其中所述第一電路包括第一不對稱傳輸阻抗以利用第一傳輸阻抗傳送在所述第一信號中的高信號并利用不同于所述第一傳輸阻抗的第二傳輸阻抗傳送在所述第一信號中的低信號，所述第二電路包括完全等于所述第一傳輸阻抗的第一終端阻抗。
12.根據(jù)權(quán)利要求11所述的芯片間接口，其中所述第二電路配置為經(jīng)所述信號通道傳送第二信號并且所述第二電路包括第二不對稱傳輸阻抗以利用第三傳輸阻抗傳送在所述第二信號中的高信號并利用第四傳輸阻抗傳送在所述第二信號中的低信號，所述第一電路具有接收所述第二信號的第二終端阻抗。
13.根據(jù)權(quán)利要求12所述的芯片間接口，其中所述第一傳輸阻抗用作所述第二終端阻抗并且所述第三傳輸阻抗用作所述第一終端阻抗。
14.根據(jù)權(quán)利要求12所述的芯片間接口，其中所述第一傳輸阻抗完全等于所述第三傳輸阻抗并且所述第二傳輸阻抗完全等于所述第四傳輸阻抗。
15.根據(jù)權(quán)利要求11所述的芯片間接口，其中所述第一傳輸阻抗大于所述第二傳輸阻抗。
16.根據(jù)權(quán)利要求11所述的芯片間接口，其中所述第一傳輸阻抗是60歐姆并且所述第二傳輸阻抗是40歐姆。
17.一種芯片間接口，包括用于通信第一信號的裝置；和用于利用不對稱傳輸阻抗傳送在所述第一信號中的高信號和低信號的裝置。
18.根據(jù)權(quán)利要求17所述的芯片間接口，其中用于傳送的裝置包括用于利用具有第一傳輸阻抗值的第一傳輸阻抗傳送在所述第一信號中的所述高信號的裝置；和用于利用具有第二傳輸阻抗值的第二傳輸阻抗傳送在所述第一信號中的所述低信號的裝置，所述第二傳輸阻抗值小于所述第一傳輸阻抗值。
19.根據(jù)權(quán)利要求18所述的芯片間接口，包括用于以終端阻抗終止所述第一信號的裝置，其中所述終端阻抗具有的終端阻抗值完全等于所述第一傳輸阻抗值。
20.根據(jù)權(quán)利要求18所述的芯片間接口，包括用于通信第二信號的裝置；用于利用不對稱傳輸阻抗傳送在所述第二信號中的高信號和低信號的裝置；和用于利用所述第一傳輸阻抗作為第一終端阻抗終止所述第二信號的裝置。
21.一種用于芯片間接口的方法，包括從第一芯片向第二芯片傳遞第一信號；和利用不對稱傳輸阻抗傳送在所述第一信號中的高信號和低信號。
22.根據(jù)權(quán)利要求21所述的方法，其中傳送步驟包括利用具有第一傳輸阻抗值的第一傳輸阻抗傳送在所述第一信號中的所述高信號；和利用具有小于所述第一傳輸阻抗值的第二傳輸阻抗值的第二傳輸阻抗傳送在所述第一信號中的所述低信號。
23.根據(jù)權(quán)利要求22所述的方法，包括以終端阻抗值完全等于所述第一傳輸阻抗值的終端阻抗終止所述第一信號。
24.根據(jù)權(quán)利要求22所述的方法，包括從所述第二芯片向所述第一芯片傳送第二信號；利用不對稱傳輸阻抗傳送所述第二信號中的高信號和低信號；和利用所述第一傳輸阻抗作為第一終端阻抗終止所述第二信號。
25.一種用于接口的方法，包括在控制電路接收第一信號；利用具有第一傳輸阻抗值的第一傳輸阻抗從隨機訪問存儲器傳送所述第一信號中的高信號；和利用具有不同于所述第一傳輸阻抗值的第二傳輸阻抗值的第二傳輸阻抗從隨機訪問存儲器傳送所述第一信號中的低信號。
26.根據(jù)權(quán)利要求25所述的方法，包括在所述隨機訪問存儲器接收第二信號；利用具有第三傳輸阻抗值的第三傳輸阻抗從所述控制電路傳送所述第二信號中的高信號；和利用具有不同于所述第三傳輸阻抗值的第四傳輸阻抗值的第四傳輸阻抗從所述控制電路傳送所述第二信號中的低信號。
27.根據(jù)權(quán)利要求26所述的方法，其中接收第二信號的步驟包括以所述第一傳輸阻抗終止所述第二信號。
28.根據(jù)權(quán)利要求25所述的方法，其中接收第一信號的步驟包括以完全等于所述第一傳輸阻抗的終端阻抗終止所述第一信號。
29.一種用于芯片間接口的方法，包括在第一電路的第一不對稱傳輸阻抗中提供第一傳輸阻抗和第二傳輸阻抗；利用所述第一傳輸阻抗從所述第一電路傳送所述第一信號中的高信號；利用不同于所述第一傳輸阻抗的所述第二傳輸阻抗從所述第一電路傳送所述第一信號中的低信號；和在第二電路以完全等于所述第一傳輸阻抗的第一終端阻抗接收所述第一信號。
30.根據(jù)權(quán)利要求29所述的方法，包括在所述第二電路的第二不對稱傳輸阻抗中提供第三傳輸阻抗和第四傳輸阻抗；利用所述第三傳輸阻抗從所述第二電路傳送第二信號中的高信號；利用不同于所述第三傳輸阻抗的第四傳輸阻抗從所述第二電路傳送所述第二信號中的低信號；和在所述第一電路以所述第一傳輸阻抗接收所述第二信號。
31.根據(jù)權(quán)利要求30所述的方法，其中所述第一傳輸阻抗完全等于所述第三傳輸阻抗并且所述第二傳輸阻抗完全等于所述第四傳輸阻抗。
32.一種芯片間接口，包括信號通道；控制電路，配置為經(jīng)所述信號通道接收第一信號；和隨機訪問存儲器，配置為利用不對稱傳輸阻抗經(jīng)所述信號通道傳送所述第一信號，從而經(jīng)第一組電阻傳送所述第一信號中的高信號并經(jīng)第二組電阻傳送所述第一信號中的低信號，其中所述第一組電阻包括兩個電阻并且所述第二組電阻包括三個電阻，所述第一組電阻提供與所述第二組電阻不同的阻抗。
33.根據(jù)權(quán)利要求32所述的芯片間接口，其中所述控制電路包括完全等于所述第一組電阻的阻抗的終端阻抗。
全文摘要
一種包含信號通道和第一電路的芯片間接口。該第一電路包括不對稱傳輸阻抗，以利用第一傳輸阻抗經(jīng)信號通道傳送高信號并利用第二傳輸阻抗經(jīng)信號通道傳送低信號。該第一傳輸阻抗和該第二傳輸阻抗具有不同的阻抗值。
文檔編號G11C7/00GK1838307SQ200610073980
公開日2006年9月27日 申請日期2006年3月4日 優(yōu)先權(quán)日2005年3月4日
發(fā)明者A·奈格倫 申請人:英飛凌科技股份公司