專利名稱：：用于存儲(chǔ)器線驅(qū)動(dòng)器的非二進(jìn)制群組的解碼電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及包含存儲(chǔ)器陣列的半導(dǎo)體集成電路，且在較佳實(shí)施例中，本發(fā)明特定而言涉及單片式三維存儲(chǔ)器陣列。
背景技術(shù)：
：半導(dǎo)體處理技術(shù)及存儲(chǔ)器單元技術(shù)的最近發(fā)展使在集成電路存儲(chǔ)器陣列中所獲得的密度一直持續(xù)提高。例如，某些無(wú)源元件存儲(chǔ)器單元陣列(例如，那些包含反熔絲單元的)可制成使字線接近于最小形體尺寸(F)及使特定字線互連層具有最小的形體間隔、并同時(shí)還使位線接近最小形體寬度及使特定位線互連層具有最小形體間隔。此外，已制成了具有多于一個(gè)存儲(chǔ)器單元平面或?qū)拥娜S存儲(chǔ)器陣列-其在每一存儲(chǔ)器平面上均構(gòu)建所謂的4FZ個(gè)存儲(chǔ)器單元。實(shí)例性三維存儲(chǔ)器陣列闡述于頒于Johnson標(biāo)題為"VerticallyStackedFieldProgrammableNonvolatileMemoryandMethodofFabrication"的第6,034,882號(hào)美國(guó)專利中及頒于Zhang標(biāo)題為"Three-DimensionalRead-OnlyMemoryArray"的第5,835,396號(hào)美國(guó)專利中。在每一存儲(chǔ)器平面上構(gòu)建此種具有4F2個(gè)存儲(chǔ)器單元的三維存儲(chǔ)器陣列對(duì)設(shè)計(jì)和布局能夠與此類具有緊密間距的陣列線面接的解碼和存儲(chǔ)器層面接的電路系統(tǒng)提出了挑戰(zhàn)。
發(fā)明內(nèi)容本發(fā)明揭示一種用于存儲(chǔ)器線驅(qū)動(dòng)器非二進(jìn)制群組的解碼電路。于一實(shí)施例中，所揭示的集成電路包括二進(jìn)制解碼器和可操作以執(zhí)行非二進(jìn)制算術(shù)運(yùn)算的電路系統(tǒng)，其中將所述非二進(jìn)制算術(shù)運(yùn)算的結(jié)果作為輸入提供至所述二進(jìn)制解碼器。于另一實(shí)施例中，所揭示的集成電路包括存儲(chǔ)器陣列，其包括多個(gè)陣列線；2的非整數(shù)冪數(shù)量的陣列線驅(qū)動(dòng)器電路；和控制電路系統(tǒng)，其經(jīng)配置以選擇所述陣列線驅(qū)動(dòng)器電路中的一者。所述控制電路系統(tǒng)可包括二進(jìn)制解碼器和執(zhí)行非二進(jìn)制算術(shù)運(yùn)算的前置解碼器部分。本文中所述概念可單獨(dú)或以組合形式使用。以上是對(duì)本發(fā)明的概述，且因此必然地包含對(duì)細(xì)節(jié)的簡(jiǎn)略、一般化和略去。因此，所屬領(lǐng)域的技術(shù)人員將了解，以上概述僅為例示性的，而決非旨在限定本發(fā)明。根據(jù)下文所述的詳細(xì)說明，本發(fā)明的其它方面、發(fā)明性特征和優(yōu)點(diǎn)將變得顯而易見，這些方面、發(fā)明性特征和優(yōu)點(diǎn)僅由權(quán)利要求書來(lái)界定。所屬領(lǐng)域的技術(shù)人員參看附圖可更加清楚地理解本發(fā)明及其諸多目的、特征和優(yōu)點(diǎn)。圖1是表示具有分段字線布置的三維存儲(chǔ)器陣列的示意圖。圖2是表示三維存儲(chǔ)器陣列的字線層和位線層的俯視圖，其顯示2:1交錯(cuò)的字線段，其中通至區(qū)塊的一半所述字線段的垂直連接均在所述區(qū)塊的左側(cè)上，而通至所述區(qū)塊的另一半所述字線段的垂直連接均在所述區(qū)塊的右側(cè)上。另外，來(lái)自兩個(gè)毗鄰區(qū)塊的字線段共用每一垂直連接。圖3是表示多頭字線解碼器的示意圖，所述多頭字線解碼器具有垂直于字線段橫移的偏置線且具有平行于字線段橫移的行選擇線。圖4是表示多頭字線解碼器的示意圖，所述多頭字線解碼器具有諸如圖3中所繪示的跨越存儲(chǔ)器陣列的至少一部分間隔開的多個(gè)四頭驅(qū)動(dòng)器電路。圖5是用于構(gòu)建多個(gè)陣列線驅(qū)動(dòng)器晶體管的傳統(tǒng)電路布局的圖式。圖6是用于構(gòu)建并入有彎曲柵極晶體管的多個(gè)晶體管的電路布局的圖式。圖7是用于構(gòu)建并入有彎曲柵極晶體管的多個(gè)陣列線驅(qū)動(dòng)器晶體管的電路布局的圖式。圖8是如圖3中所示的四頭字線驅(qū)動(dòng)器電路的實(shí)例性電路布局的圖式。圖9是顯示如圖3中所示四頭字線驅(qū)動(dòng)器電路的實(shí)例性電路布局的某些層的圖式。圖10是顯示如圖3中所示四頭字線驅(qū)動(dòng)器電路的實(shí)例性電路布局的某些層的圖式。圖11是對(duì)多頭陣列線驅(qū)動(dòng)器電路有用的驅(qū)動(dòng)器晶體管相對(duì)布置的方框圖。圖12是對(duì)多頭陣列線驅(qū)動(dòng)器電路有用的驅(qū)動(dòng)器晶體管相對(duì)布置的方框圖。圖13是對(duì)多頭陣列線驅(qū)動(dòng)器電路有用的驅(qū)動(dòng)器晶體管相對(duì)布置的方框圖。圖14是用于構(gòu)建并入有彎曲柵極晶體管的多個(gè)陣列線驅(qū)動(dòng)器晶體管的電路布局的圖式。圖15是用于構(gòu)建并入有彎曲柵極晶體管的多個(gè)陣列線驅(qū)動(dòng)器晶體管的電路布局的圖式。圖16是用于構(gòu)建并入有彎曲柵極晶體管的多個(gè)陣列線驅(qū)動(dòng)器晶體管的電路布局的圖式。圖17是用于構(gòu)建并入有彎曲柵極晶體管的多個(gè)陣列線驅(qū)動(dòng)器晶體管的電路布局的圖式。圖18是較佳實(shí)施例的集成電路的圖式。圖19是較佳實(shí)施例的部分解碼映射圖的圖式。圖20是較佳實(shí)施例的經(jīng)壓縮解碼映射圖的圖式。在不同圖式中，使用相同的參考符號(hào)來(lái)指示相似或相同的物項(xiàng)。具體實(shí)施方式現(xiàn)在參看圖1，其顯示表示具有分段字線布置的三維存儲(chǔ)器陣列的示意圖。每一字線均是由存儲(chǔ)器陣列的至少一個(gè)且有利地一個(gè)以上字線層上的一個(gè)或一個(gè)以上字線段所形成。例如，第一字線是由設(shè)置在存儲(chǔ)器陣列的一個(gè)字線層上的字線段130且由設(shè)置在另一字線層上的字線段132所形成。字線段130、132通過垂直連接128來(lái)連接以形成第一字線。垂直連接128也提供通至設(shè)置于另一層(例如，半導(dǎo)體襯底內(nèi))內(nèi)的驅(qū)動(dòng)器裝置126的連接路徑。來(lái)自行解碼器(未顯示)的已解碼輸出122大致平行于字線段130、132橫移且在被選中時(shí)，通過裝置126將字線段130、132耦合至大致垂直于所述字線段橫移的已解碼偏置線124。圖中也顯示字線段131、133由垂直連接129來(lái)連接以形成第二字線并提供通至驅(qū)動(dòng)器裝置127的連接路徑。當(dāng)被選中時(shí)，來(lái)自行解碼器的另一己解碼輸出123通過裝置127將這些字線段131、133耦合至已解碼偏置線124。如下一個(gè)圖中所述，垂直連接128、129較佳設(shè)置于兩個(gè)存儲(chǔ)器區(qū)塊之間，且一個(gè)區(qū)塊內(nèi)的字線與毗鄰區(qū)塊中的字線共用。也就是說，字線段130設(shè)置于一個(gè)存儲(chǔ)器區(qū)塊且與毗鄰區(qū)塊中的另一字線段134共用。圖2是表示三維存儲(chǔ)器陣列(諸如前一圖中所述)的字線層和位線層的俯視圖。圖中顯示存儲(chǔ)器區(qū)塊182、184分別包含多個(gè)位線183、185且具有2:1交錯(cuò)字線段。通至區(qū)塊的一半字線段的垂直連接在所述區(qū)塊的左側(cè)上(例如，字線段187和垂直連接189)，而通至所述區(qū)塊的另一半字線段的垂直連接在所述區(qū)塊的右側(cè)上(例如，字線段186和垂直連接190)。另外，每一垂直連接用于兩個(gè)毗鄰區(qū)塊的每一者中的字線段。例如，垂直連接190連接陣列區(qū)塊182中的字線段186且連接陣列區(qū)塊184中的字線段188。也就是說，每一垂直連接(，例如，垂直連接190)由兩個(gè)毗鄰區(qū)塊的每一者中的字線段共用。如所預(yù)期，然而，第一和最后陣列區(qū)塊的相應(yīng)"外部"垂直連接僅可用于所述第一和最后陣列區(qū)塊中的字線段。例如，如果區(qū)塊184是形成存儲(chǔ)器陣列的多個(gè)區(qū)塊中的最后一個(gè)區(qū)塊，則其外部垂直連接(例如，垂直連接194)僅可用于區(qū)塊184內(nèi)的字線段192，且因此不能由貫穿所述陣列剩余部分的兩個(gè)字線段共用。通過交錯(cuò)所示字線段，垂直連接的間距為個(gè)別字線自身間距的兩倍。這特別有利，因?yàn)獒槍?duì)許多無(wú)源元件存儲(chǔ)器單元陣列可達(dá)到的字線間距明顯小于針對(duì)許多通孔結(jié)構(gòu)(可能用來(lái)形成垂直連接)可達(dá)到的。如圖1中所述，其它字線層和位線層可以與所述的那些相同的方式來(lái)構(gòu)建且因此可共用相同的垂直連接?？稍赟cheuerlein的第US2004-0190360號(hào)美國(guó)公開專利申請(qǐng)案"WordLineArrangementHavingMulti-LayerWordLineSegmentsforThree-DimensionalMemoryArray"中找到實(shí)例性存儲(chǔ)器結(jié)構(gòu)的附加說明，所述公開專利申請(qǐng)案的揭示內(nèi)容以全文引用的方式并入本文中。然而，盡管可在三維存儲(chǔ)器陣列(亦即，并入有多于一個(gè)彼此上下形成的存儲(chǔ)器平面的單片式半導(dǎo)體集成電路)上下文中闡述許多實(shí)例性實(shí)施例，但具體而言，本發(fā)明也涵蓋僅具有單個(gè)存儲(chǔ)器平面的本發(fā)明其它實(shí)施例。存儲(chǔ)器陣列180較佳為并入有無(wú)源元件存儲(chǔ)器單元的無(wú)源元件存儲(chǔ)器陣列(PEMA)，雖然具體而言本發(fā)明也涵蓋其它類型的存儲(chǔ)器單元。如本文中所使用，無(wú)源元件存儲(chǔ)器陣列包含多個(gè)2端子存儲(chǔ)器單元，其每一者均連接于關(guān)聯(lián)的X線與關(guān)聯(lián)的Y線之間。此種存儲(chǔ)器陣列可為二維(平面)陣列或可為具有多于一個(gè)存儲(chǔ)器單元平面的三維陣列。每一此種存儲(chǔ)器單元具有非線性導(dǎo)電性，其中反方向上的電流(亦即，從陰極至陽(yáng)極)低于正方向上的電流。從陽(yáng)極至陰極施加大于編程電平的電壓會(huì)改變存儲(chǔ)器單元的導(dǎo)電性。導(dǎo)電性可在存儲(chǔ)器單元并入有熔絲技術(shù)時(shí)降低，或可在存儲(chǔ)器單元并入有反熔絲技術(shù)時(shí)增加。無(wú)源元件存儲(chǔ)器陣列未必是一次性可編程(亦即，寫入一次)存儲(chǔ)器陣列。通常，可將此類無(wú)源元件存儲(chǔ)器單元視為具有在方向上引導(dǎo)電路的電流轉(zhuǎn)向元件和能夠改變其狀態(tài)的另一組件(例如，熔絲、反熔絲、電容器、電阻性元件等)?？赏ㄟ^在存儲(chǔ)器元件被選中時(shí)檢測(cè)電流或電壓降來(lái)讀取所述存儲(chǔ)器元件的編程狀態(tài)。圖3是表示多頭字線解碼器配置230的示意圖，所述多頭字線解碼器配置230具有垂直于字線段橫移的偏置線且具有平行于字線段橫移的己解碼行選擇線(本文中有時(shí)也將其稱作"選擇節(jié)點(diǎn)"或"全局字線")。行解碼器232產(chǎn)生多個(gè)已解碼的行選擇線，所述已解碼行選擇線中的一者標(biāo)記為234。陣列區(qū)塊選擇電路235在節(jié)點(diǎn)236上產(chǎn)生未選擇的偏置電平BiasU，并分別在節(jié)點(diǎn)238、240、242和244上產(chǎn)生四個(gè)已解碼的偏置電平BiasA、BiasB、BiasC和BiasD。四倍字線驅(qū)動(dòng)器電路233包含四個(gè)單獨(dú)的字線驅(qū)動(dòng)器電路254，其每一者將相應(yīng)字線驅(qū)動(dòng)至未選擇的偏置線BiasU(在未選擇行選擇234時(shí))或驅(qū)動(dòng)至四個(gè)"所選擇"偏置線BiasA、BiasB、BiasC和BiasD中的相應(yīng)一者(在選擇行選擇234時(shí))。參看標(biāo)記為254的個(gè)別字線驅(qū)動(dòng)器電路，第一晶體管256在行選擇234為低時(shí)將字線248(通過垂直連接260)驅(qū)動(dòng)至未選擇的偏置電平BiasU，行解碼器232產(chǎn)生所有未選擇的行選擇線的情況即如此。第二晶體管258在行選擇234為高時(shí)將字線248(也標(biāo)記為ROWB，其通常在多于一個(gè)字線層的每一者上包含一個(gè)或一個(gè)以上字線段)驅(qū)動(dòng)至關(guān)聯(lián)的偏置電平BiasB，行解碼器232產(chǎn)生一個(gè)"所選擇"的行選擇線的情況即如此。一般化所用四個(gè)字線，當(dāng)行選擇234為高時(shí)，字線246、248、250和252中的每一者分別被驅(qū)動(dòng)至其關(guān)聯(lián)的偏置線BiasA、BiasB、BiasC和BiasD。偏置線BiasA、BiasB、BiasC和BiasD中的一者被驅(qū)動(dòng)至所選擇的電平，而所述偏置線中剩余的三個(gè)維持在未選擇偏置電平下，例如，BiasU電平。因此，四個(gè)字線246、248、250和252中的一者相應(yīng)地被驅(qū)動(dòng)至所選擇的偏置電平，而剩余的三個(gè)字線保持在未選擇的偏置電平下。垂直連接260對(duì)應(yīng)于圖1中所示的垂直連接128。在所示的實(shí)例性配置中，行選擇234在其為高時(shí)被選擇，而在其為低時(shí)不被選擇，且未選擇的偏置電平BiasU高于四個(gè)偏置電平BiasA、BiasB、BiasC和BiasD中所選擇的一個(gè)。因此，晶體管256有利地構(gòu)建為P溝道裝置而晶體管258構(gòu)建為N溝道裝置。并入有反熔絲存儲(chǔ)器單元的存儲(chǔ)器陣列的實(shí)例性電壓為O伏的所選擇偏置電平和名義上為9伏的未選擇偏置電平BiasU。在其它實(shí)施例中，電壓的極性和驅(qū)動(dòng)器晶體管256、258的極性可反轉(zhuǎn)。此外，可使用其它驅(qū)動(dòng)器裝置，例如，兩個(gè)N溝道晶體管，此取決于特定存儲(chǔ)器單元技術(shù)和所期望的未選擇字線及所選擇字線的電壓。盡管以上闡述了四個(gè)此種已解碼的所選擇偏置線，但可提供其它數(shù)量的此類線(例如，兩個(gè)偏置線)，其中每一行選擇節(jié)點(diǎn)因此被耦合至每一驅(qū)動(dòng)器群組內(nèi)的兩個(gè)字線驅(qū)動(dòng)器電路，或在其它實(shí)施例中甚至僅提供一個(gè)所選擇偏置線。圖4是表示多頭字線解碼器的示意圖，所述多頭字線解碼器具有如圖3中所繪示的跨越存儲(chǔ)器陣列的至少一部分間隔開的多個(gè)四頭驅(qū)動(dòng)器電路。行解碼器232產(chǎn)生多個(gè)已解碼的行選擇線，如之前一樣，其中的一者標(biāo)記為234。陣列區(qū)塊選擇電路235產(chǎn)生未選擇的偏置電平BiasU，且產(chǎn)生四個(gè)已解碼的偏置電平BiasA、BiasB、BiasC和BiasD，此處將其標(biāo)記為U、A、B、C和D。四倍字線驅(qū)動(dòng)器電路233的垂直群組282的每一者均響應(yīng)于行解碼器232產(chǎn)生的行選擇線中相應(yīng)的一個(gè)。群組282內(nèi)的所有四倍字線驅(qū)動(dòng)器電路233與U、A、B、C禾卩D偏置線相關(guān)聯(lián)，圖3中所示配置建議的即如此。于這個(gè)實(shí)施例中，然而，陣列區(qū)塊選擇電路235也為四倍字線驅(qū)動(dòng)器電路233的兩個(gè)附加群組284、286的每一者產(chǎn)生另一相應(yīng)組的偏置線。第二偏置線組包含未選擇的偏置電平BiasU，且產(chǎn)生四個(gè)已解碼的偏置電平BiasE、BiasF、BiasG和BiasH，此處將其標(biāo)記為U、E、F、G和H。第三偏置線組包含未選擇的偏置電平BiasU,且產(chǎn)生四個(gè)已解碼的偏置電平BiasI、BiasJ、BiasK和BiasL，此處將其標(biāo)記為U、I、J、K和L。同樣參看行選擇234處，群組282、284和286的每一者中的一個(gè)四倍字線驅(qū)動(dòng)器電路233響應(yīng)于行選擇234信號(hào)，且陣列區(qū)塊選擇電路235可經(jīng)構(gòu)建以解碼偏置線A、B、C、…、K、L以便僅選擇一個(gè)此類偏置線(亦即，將其驅(qū)動(dòng)至所選擇的偏置電平)。因此，僅選擇一個(gè)與行選擇234相關(guān)聯(lián)的字線，而剩余的七個(gè)與行選擇234相關(guān)聯(lián)的字線仍保持未選擇狀態(tài)。此類布置可擴(kuò)展至跨越陣列驅(qū)動(dòng)更大數(shù)量的字線驅(qū)動(dòng)器電路233。對(duì)于這個(gè)實(shí)例性電路，可假設(shè)每一字線驅(qū)動(dòng)器254耦合至兩個(gè)毗鄰陣列區(qū)塊(例如，圖2中所示的陣列)的每一者中的字線段。因此，兩個(gè)位線選擇電路(未顯示)可與字線驅(qū)動(dòng)器電路的群組282相關(guān)聯(lián)，一個(gè)用于兩個(gè)毗鄰陣列區(qū)塊中具有由群組282驅(qū)動(dòng)的字線的每一者。因此，每當(dāng)所選擇的字線與群組282相關(guān)聯(lián)時(shí)，即可使用為有源的列解碼器輸出信號(hào)(未顯示)來(lái)驅(qū)動(dòng)每一者。實(shí)例性列解碼器和列選擇電路系統(tǒng)可采取各種實(shí)施方案，但較佳按照第6,859,410號(hào)美國(guó)專利"TreeDecoderStructureParticularlyWellSuitedtoInterfacingArrayLinesHavingExtremelySmallLayoutPitch"中所闡述的來(lái)構(gòu)建，所述專利的揭示內(nèi)容以全文引用的方式并入本文中。由于假設(shè)每一陣列區(qū)塊(對(duì)于這個(gè)實(shí)施例)其一半字線是從一側(cè)驅(qū)動(dòng)而其另一半字線是從另一半驅(qū)動(dòng)，因此與群組282相關(guān)聯(lián)的最右側(cè)陣列區(qū)塊也可與群組284相關(guān)聯(lián)。正如本文中所述的許多實(shí)施例一樣，字線連接至存儲(chǔ)器單元的陰極端(亦即，二極管的n型側(cè))。區(qū)塊中的字線段交錯(cuò)，其一半與毗鄰區(qū)塊中的字線段共用所述區(qū)塊右側(cè)上的垂直連接，而其另一半與所述區(qū)塊左側(cè)的字線段共用垂直連接。每一垂直連接可在0.25p的間距上由0.18x0.78p"zia"所形成且具有40ohm的標(biāo)稱電阻。用于讀取和寫入條件兩者的實(shí)例性偏置條件(亦即，標(biāo)稱電壓)可在以下表格I中找到。表格I<table>tableseeoriginaldocumentpage10</column></row><table>其它有用的偏置條件進(jìn)一步闡述于頒于Scheuerlein的第6,618,295號(hào)美國(guó)專利"MethodandApparatusforBiasingSelectedandUnselectedArrayLinesWhenWritingaMemoryArray"中，所述專利以全文引用的方式并入本文中。減小對(duì)一半所選擇和未選擇存儲(chǔ)器單元的干擾影響的最佳編程方法闡述于頒于Scheuerlein等人的標(biāo)題為"ApparatusandMethodforDisturb-FreeProgrammingofPassiveElementMemoryCells"的第6,822,903號(hào)美國(guó)專利中，所述專利的揭示內(nèi)容以全文引用的方式并入本文中。同樣參看圖3中所示的字線驅(qū)動(dòng)器電路233，這些四個(gè)字線驅(qū)動(dòng)器254的每一者較佳設(shè)置于存儲(chǔ)器陣列下方。這些字線驅(qū)動(dòng)器254必須根據(jù)存儲(chǔ)器區(qū)塊內(nèi)的兩個(gè)字線的間隔來(lái)布置(因?yàn)樽志€是交錯(cuò)的且僅從存儲(chǔ)器區(qū)塊的每一側(cè)驅(qū)動(dòng)一半)。此外，字線驅(qū)動(dòng)器被要求驅(qū)動(dòng)高電壓電平，且因此并入有高電壓晶體管(相對(duì)于并入有所述集成電路內(nèi)的其它晶體管)。此類高電壓晶體管通常具有長(zhǎng)于正常晶體管的溝道長(zhǎng)度(亦即，柵極條帶寬度)且因此將此類高電壓晶體管裝配成緊密間距布局(例如，電路系統(tǒng)直接面接至存儲(chǔ)器層)極具挑戰(zhàn)性?，F(xiàn)在參看圖5，圖中顯示具有有源區(qū)條帶300及交錯(cuò)的柵電極(例如，多晶硅("poly")柵電極302)和源極/漏極觸點(diǎn)(例如，觸點(diǎn)304)的布局。所述柵電極相交有源區(qū)條帶以界定個(gè)別的源極/漏極區(qū)域，例如，源極/漏極區(qū)域306。此類結(jié)構(gòu)的間距等于C+L+2G，其中C是每一觸點(diǎn)的寬度，L是每一柵極條帶的寬度(當(dāng)然，其確定通至所得到的晶體管的電溝道長(zhǎng)度)，及G是從源極/漏極至柵電極的間隔?？赏ㄟ^使用"彎曲柵極"晶體管并使源極/漏極觸點(diǎn)錯(cuò)列(如圖6中所示)來(lái)減小所述間距。此處顯示具有有源區(qū)條帶310及交替的柵電極(例如，柵電極312)和源極/漏極觸點(diǎn)(例如，觸點(diǎn)315)的布局。然而，所述彎曲柵極布局提供一對(duì)柵電極312、313，所述柵電極對(duì)展開得更大且因此朝有源區(qū)條帶310的右側(cè)彎曲成遠(yuǎn)離觸點(diǎn)316，而朝有源區(qū)條帶310的左側(cè)仍彎曲成靠近以含納觸點(diǎn)315。也就是說，柵電極312、313在有源區(qū)條帶310的左側(cè)處比在所述條帶的右側(cè)處靠得更近，以使錯(cuò)列觸點(diǎn)316可在所述條帶右側(cè)附近處置于柵電極312、313之間的源極/漏極區(qū)域中。相反地，柵電極313、314在有源區(qū)條帶310的右側(cè)處比在所述條帶的左側(cè)處靠得更近，以使錯(cuò)列觸點(diǎn)315在所述條帶左側(cè)附近處置于柵電極313、314之間的源極/漏極區(qū)域中。此類結(jié)構(gòu)的間距等于L+G+0.5(C+S)，其中L是每一柵極條帶的寬度，G是從源極/漏極觸點(diǎn)至柵電極的間隔，C是每一觸點(diǎn)的寬度，及S是柵極至柵極(亦即，"多晶硅至多晶硅"間隔)。這表示間距等于G+0.5(C-S)的改進(jìn)。對(duì)于實(shí)例性半導(dǎo)體技術(shù)，這些變量人的值可表示為基礎(chǔ)技術(shù)尺寸的函數(shù)。如果C二1.2X，GA及S二1.6人，則彎曲柵極布局在間距方面勝過直線式晶體管布局的改進(jìn)量為0.8X。這個(gè)量(其幾乎等于所述基礎(chǔ)技術(shù)尺寸)在設(shè)計(jì)必須匹配稠密存儲(chǔ)器陣列的間距的布局時(shí)特別有意義?，F(xiàn)在參看圖7，所述彎曲柵極晶體管布局可用來(lái)通過以下方式形成字線驅(qū)動(dòng)器254的NMOS晶體管(例如，晶體管258):連接?xùn)烹姌O對(duì)以形成單個(gè)晶體管柵極，且每隔一個(gè)地將源極/漏極區(qū)域耦合至有源區(qū)條帶520的偏置節(jié)點(diǎn)521，并將剩余的源極/漏極區(qū)域耦合至相應(yīng)的字線。于這個(gè)配置518中，這些驅(qū)動(dòng)器的間距因此為2(L+G)+C+S(其為每一個(gè)別柵電極間距的兩倍)。圖中顯示每一NMOS晶體管耦合至相應(yīng)的行選擇線，如此這些晶體管的每一者共用同一偏置線521。例如，柵電極522將耦合至ROWSELO，而柵電極523將耦合至R0WSEL1。對(duì)于實(shí)例性0.15(i的技術(shù)，假定L=0.68卜C=0.18p、G=0.15p及S=0.24(a,貝lj所述NMOS驅(qū)動(dòng)器晶體管間距因此為2.08ia。為進(jìn)行比較，如果使用圖5的直線式柵電極來(lái)實(shí)施，則此類驅(qū)動(dòng)器間距將為2.32n。在實(shí)例性實(shí)施例中，這個(gè)2.08的NMOS驅(qū)動(dòng)器間距對(duì)應(yīng)于從存儲(chǔ)器區(qū)塊的一側(cè)(其在存儲(chǔ)器區(qū)塊的垂直連接區(qū)中)驅(qū)動(dòng)的四個(gè)字線。由于也從同一區(qū)塊的另一側(cè)驅(qū)動(dòng)四個(gè)字線，因此針對(duì)字線間距0.26p，所述陣列實(shí)際上將具有以這個(gè)NMOS驅(qū)動(dòng)器間距間隔開的八個(gè)字線?，F(xiàn)在參看圖8，可彼此相接地放置總計(jì)四個(gè)此類NMOS驅(qū)動(dòng)器晶體管條帶518以在這個(gè)2.08p間距的范圍內(nèi)提供四個(gè)NMOS驅(qū)動(dòng)器晶體管來(lái)實(shí)現(xiàn)圖3中所示的字線驅(qū)動(dòng)器電路233布局。圖中顯示四個(gè)垂直有源區(qū)條帶320、322、324和326，其每一者均設(shè)置于存儲(chǔ)器區(qū)塊BLOCKi+l下方。在每一有源區(qū)條帶中，多個(gè)柵電極相交所述有源區(qū)條帶以界定個(gè)別的源極/漏極區(qū)域。每隔一個(gè)源極/漏極區(qū)域耦合至所述有源區(qū)條帶的偏置節(jié)點(diǎn)，而剩余的源極/漏極區(qū)域分別地耦合至與存儲(chǔ)器區(qū)塊BLOCKi+l相關(guān)聯(lián)的相應(yīng)字線。因此，形成用于相應(yīng)字線的相應(yīng)NMOS驅(qū)動(dòng)器晶體管。四個(gè)有源區(qū)條帶320、322、324和326分別與四個(gè)偏置線BiasA(也標(biāo)記為238)、BiasB(也標(biāo)記為240)、BiasC(也標(biāo)記為242)和BiasD(也標(biāo)記為244)相關(guān)聯(lián)。單個(gè)行選擇線耦合至每一有源區(qū)條帶中的一個(gè)晶體管的柵極端子。例如，行選擇線ROWSEL234耦合至晶體管321、258、325和327的柵極端子。圖中也顯示四個(gè)有源區(qū)形體，例如，有源區(qū)形體330和332，其每一者均設(shè)置于毗鄰存儲(chǔ)器區(qū)塊BLOCKi的下方，例如，有源區(qū)形體330和332的每一者均包含相應(yīng)的柵電極對(duì)(其相交所述有源區(qū)形體)以形成總計(jì)四個(gè)PMOS晶體管，其每一者的柵極耦合至同一行選擇線ROWSEL234。每一PMOS晶體管對(duì)之間的中心源極/漏極節(jié)點(diǎn)均耦合至未選擇的偏置節(jié)點(diǎn)BiasU，其也標(biāo)記為節(jié)點(diǎn)236。連接區(qū)提供于NMOS驅(qū)動(dòng)器晶體管與PMOS驅(qū)動(dòng)器晶體管之間(其也在毗鄰存儲(chǔ)器區(qū)塊BLOCKi與BLOCKi+l(且也沿存儲(chǔ)器區(qū)塊BLOCKi+l之左側(cè))之間)以便進(jìn)行從電極(其將NMOS與PMOS晶體管連接在一起，此處以虛線表示)至對(duì)應(yīng)字線的垂直連接。例如，字線驅(qū)動(dòng)器254(圖3中所示)包含NMOS晶體管258，其具有耦合至BiasB線240的源極，且具有耦合至垂直連接260的漏極，且進(jìn)一步包含PMOS晶體管256，其具有耦合至BiasU線236的源極，且具有耦合至垂直連接260的漏極。于圖8中，這個(gè)垂直連接260與標(biāo)記為WL6的字線相關(guān)聯(lián)。盡管這個(gè)圖表示根據(jù)本發(fā)明某些實(shí)施例的相對(duì)布置，但為清晰起見簡(jiǎn)化了某些細(xì)節(jié)?，F(xiàn)在參看圖9和圖10，其顯示類似電路和布局布置的實(shí)例性實(shí)施例的更準(zhǔn)確圖式。圖9顯示有源區(qū)層、柵極層、襯底(井)抽頭、通至有源區(qū)和柵極的觸點(diǎn)。圖中顯示四個(gè)有源區(qū)條帶320、322、324和326。襯底抽頭(例如，襯底抽頭342、343和344)的三個(gè)列將本地襯底電位(或者，本地井電位)耦合至適合的偏置電平(例如，接地)。每一四個(gè)PMOS晶體管的群組實(shí)際上由井抽頭環(huán)繞，例如，井抽頭346，每一井抽頭將井349耦合至井偏置節(jié)點(diǎn)348。提供單個(gè)觸點(diǎn)(例如，觸點(diǎn)347)用于將行選擇線耦合至所有八個(gè)晶體管(亦即，四個(gè)NMOS下拉和四個(gè)PMOS上拉)，且將路由于多晶硅層中的行選擇信號(hào)耦合至所有八個(gè)晶體管。圖10顯示兩個(gè)金屬層，其中下部R1層通常垂直橫移(例如，傳送BiasC的金屬形體351)而上部R2層通常水平偏移(例如，傳送全局字線的金屬形體352)?，F(xiàn)在參看圖11，其顯示指示NMOS和PMOS驅(qū)動(dòng)器晶體管相對(duì)于每一存儲(chǔ)器區(qū)塊之間的連接區(qū)的位置(其通常對(duì)應(yīng)于圖8-10中所顯示的)的方框圖。PMOS驅(qū)動(dòng)器(例如，382)在每一連接區(qū)(例如，383)的左邊，而NMOS驅(qū)動(dòng)器(例如，384)在每一連接區(qū)的右邊。因此，在每一存儲(chǔ)器區(qū)塊下方，PMOS驅(qū)動(dòng)器設(shè)置于所述區(qū)塊的一側(cè)上，而無(wú)關(guān)的NMOS驅(qū)動(dòng)器設(shè)置于另一側(cè)上。例如，存儲(chǔ)器區(qū)塊380下方右側(cè)上是PMOS驅(qū)動(dòng)器382而左側(cè)上是無(wú)關(guān)的NMOS驅(qū)動(dòng)器386。取決于存儲(chǔ)器區(qū)塊、PMOS驅(qū)動(dòng)器和NMOS驅(qū)動(dòng)器的大小，可具有與其它電路(例如，讀出放大器387)的充分間隔。圖12圖解說明另一有用的布置。存儲(chǔ)器區(qū)塊402包含與所述區(qū)塊左邊的連接區(qū)410相關(guān)聯(lián)的PMOS驅(qū)動(dòng)器406以及與所述區(qū)塊右邊的連接區(qū)411相關(guān)聯(lián)的PMOS驅(qū)動(dòng)器407。存儲(chǔ)器區(qū)塊404包含與所述區(qū)塊左邊的連接區(qū)411相關(guān)聯(lián)的NMOS驅(qū)動(dòng)器408以及與所述區(qū)塊右邊的連接區(qū)412相關(guān)聯(lián)的NMOS驅(qū)動(dòng)器409。如果NMOS或PMOS驅(qū)動(dòng)器中的一者小于另一者，則可在包含較小類型驅(qū)動(dòng)器的存儲(chǔ)器區(qū)塊下方裝配較大的電路。例如，此處顯示PMOS驅(qū)動(dòng)器406、407比NMOS驅(qū)動(dòng)器408、409小的多，因此可在PMOS驅(qū)動(dòng)器406與407之間比在NMOS驅(qū)動(dòng)器408與409之間放置較大的讀出放大器電路413或其它電路系統(tǒng)。圖13圖解說明另一有用的布置。與連接區(qū)相關(guān)聯(lián)的一半的NMOS和PMOS驅(qū)動(dòng)器在所述連接區(qū)的一側(cè)上，而另一半關(guān)聯(lián)的NMOS和PMOS驅(qū)動(dòng)器在所述連接區(qū)的另一側(cè)上。例如，NMOS驅(qū)動(dòng)器424、425和PMOS驅(qū)動(dòng)器426、427全部與通過連接區(qū)421驅(qū)動(dòng)相應(yīng)的字線相關(guān)聯(lián)。存儲(chǔ)器區(qū)塊420包含與所述區(qū)塊右邊的連接區(qū)421相關(guān)聯(lián)的NMOS驅(qū)動(dòng)器424和PMOS驅(qū)動(dòng)器426。存儲(chǔ)器區(qū)塊422包含與所述區(qū)塊左邊的連接區(qū)421相關(guān)聯(lián)的NMOS驅(qū)動(dòng)器425和PMOS驅(qū)動(dòng)器427,以及與所述區(qū)塊右邊的連接區(qū)430相關(guān)聯(lián)的NMOS驅(qū)動(dòng)器428和PMOS驅(qū)動(dòng)器429。盡管迄今為止所顯示的實(shí)施例在每一字線驅(qū)動(dòng)器電路233內(nèi)包含四個(gè)NMOS和PMOS驅(qū)動(dòng)器，但本發(fā)明也涵蓋其它數(shù)量的驅(qū)動(dòng)器裝置(例如，兩對(duì)NMOS和PMOS)。另外，有利地，也可采用不同于2的整數(shù)冪的數(shù)量。例如，特定而言在使用圖13中所示的布置時(shí)，可使用六個(gè)NMOS和六個(gè)PMOS驅(qū)動(dòng)器。于此類非二進(jìn)制情況下，實(shí)體定址可經(jīng)配置以在解碼映射圖中留下"孔"，例如，在包含六個(gè)實(shí)體已解碼地址的八個(gè)地址的群組中的孔，其中最后兩個(gè)地址已經(jīng)其它方式處理。控制電路系統(tǒng)可經(jīng)配置以將外部地址間隔映射成具有孔的較大地址間隔。因此，實(shí)體解碼在結(jié)構(gòu)上基本上仍可為二進(jìn)制。于這些方框圖的每一者中，盡管闡述了NMOS和PMOS驅(qū)動(dòng)器晶體管的位置，但應(yīng)將所述方框圖視為也適合于可包含其它類型的上拉和下拉裝置的其它實(shí)施例。同樣，即使以上說明可使用短語(yǔ)存儲(chǔ)器區(qū)塊"包含"NMOS驅(qū)動(dòng)器或PMOS驅(qū)動(dòng)器區(qū)塊，但應(yīng)了解，此類NMOS或PMOS驅(qū)動(dòng)器區(qū)塊在所述存儲(chǔ)器區(qū)塊下方且如果區(qū)塊之間共用字線則可與多于一個(gè)區(qū)塊相關(guān)聯(lián)。圖14繪示彎曲柵極晶體管的另一有用布置，其中一對(duì)柵電極在退出有源區(qū)右側(cè)之前接合在一起。圖15繪示顯示有源區(qū)區(qū)域(也稱作"島")的另一有用配置，所述每一區(qū)域包含一對(duì)柵電極，其中所述柵電極對(duì)的交替柵電極為彎曲柵極晶體管。圖16繪示有源區(qū)條帶，其中所述柵電極的交替柵電極為彎曲柵極晶體管。圖17繪示顯示有源區(qū)島的另一有用配置，所述島的每一者包含彎曲柵極晶體管柵電極。于某些實(shí)施例中，相對(duì)于構(gòu)建于集成電路上別處的其它晶體管，陣列線驅(qū)動(dòng)器電路內(nèi)的驅(qū)動(dòng)器晶體管是高電壓裝置。與其它晶體管相比，此類裝置可具有較高的臨限電壓、可具有較厚的柵極電介質(zhì)且可具有較長(zhǎng)的電路徑。例如，此類高電壓裝置可具有至少為其它晶體管的標(biāo)稱電路徑兩倍的電路徑。于某些實(shí)施例中，陣列線驅(qū)動(dòng)器電路(其包含設(shè)置于存儲(chǔ)器陣列下方的彎曲柵極晶體管)可有利地用于并入有分段位線的存儲(chǔ)器陣列，例如，RoyE.Scheuerlein等人于2003年3月31申請(qǐng)的標(biāo)題為"Three-DimensionalMemoryDeviceIncorporatingSegmentedBitLineMemoryArray"的第US2004/0188714Al號(hào)美國(guó)專利公開申請(qǐng)案中所闡述的陣列，所述申請(qǐng)案以全文引用的方式并入本文中。于各種實(shí)施例中，存儲(chǔ)器層之間的連接有利地形成為垂直連接以減小此種連接所耗用的總面積。然而，本文使用的諸如"垂直連接"的術(shù)語(yǔ)應(yīng)解釋為包含在垂直移位(例如，毗鄰)的存儲(chǔ)器層之間進(jìn)行連接的任一方式，無(wú)論是否使用單獨(dú)通孔來(lái)將每一層連接至其毗鄰層，無(wú)論此類通孔是否一個(gè)在另一個(gè)頂上堆疊在一起，無(wú)論每一通孔是否相對(duì)于其上面和下面的通孔橫向移位，或無(wú)論是否使用任一其它結(jié)構(gòu)來(lái)在多于一個(gè)存儲(chǔ)器層上的節(jié)點(diǎn)之間形成連接。本發(fā)明并非局限于任一特定形式的"垂直連接"，因?yàn)椴煌倪^程可產(chǎn)生針對(duì)每一過程的或多或少的所期望的選擇。也可方便地將此種垂直連接稱為"zia"，以意指一種在z方向上連接多于一個(gè)層的通孔型結(jié)構(gòu)。較佳的zia結(jié)構(gòu)及其相關(guān)的形成方法闡述于在2003年3月18日頒予Cleeves的第6,534,403號(hào)美國(guó)專利中，所述專利的揭示內(nèi)容以全文引用的方式并入本文中。于本文所述的各種實(shí)施例中，為便于說明起見，假定了每位線分段的存儲(chǔ)器單元數(shù)量。但應(yīng)了解，正如任一存儲(chǔ)器陣列的設(shè)計(jì)一樣，對(duì)于每字線段的存儲(chǔ)器單元數(shù)量以及每位線的存儲(chǔ)器單元數(shù)量，數(shù)量因素可影響設(shè)計(jì)決定。例如，總泄漏電流(其可影響所選擇的或未選擇的位線)、字線段的電阻或位線的電容可嚴(yán)重地影響每字線段的存儲(chǔ)器單元數(shù)量。類似地，陣列區(qū)塊的數(shù)量和存儲(chǔ)器平面的數(shù)量也是工程設(shè)計(jì)決定的問題，且本文所述的實(shí)例性配置僅是所選情況的實(shí)例而非必需的配置。還應(yīng)了解，頂部、左側(cè)、底部及右側(cè)等稱謂僅是用于表示存儲(chǔ)器陣列四個(gè)側(cè)的方便的描述性說法。區(qū)塊中的字線分段可構(gòu)建為兩個(gè)水平定向的叉指狀字線分段群組，且區(qū)塊中的位線可構(gòu)建為兩個(gè)豎直定向的叉指狀位線群組。每一相應(yīng)的字線群組或位線群組均可由位于陣列四個(gè)側(cè)之一上的相應(yīng)的解碼器/驅(qū)動(dòng)器電路和相應(yīng)的檢測(cè)電路來(lái)伺服。適合的行和列電路闡述于第6，856，572B2號(hào)美國(guó)專利"Multi-HeadedDecoderStructureUtilizingMemoryArrayLineDriverwithDualPurposeDriverDevice"中、上述"TreeDecoderStructureParticularlyWellSuitedtoInterfacingArrayLinesHavingExtremelySmallLayoutPitch"中及LucaG.Fasoli禾卩RoyE.Scheuerlein于2005年3月31號(hào)申請(qǐng)的標(biāo)題為"MethodandApparatusforIncorporatingBlockRedundancyinaMemoryArray"的第11/095,907號(hào)(檔案號(hào)023-0037)美國(guó)申請(qǐng)案中，所述申請(qǐng)案的每一者均以全文引用的方式并入本文中。實(shí)例性存儲(chǔ)器陣列配置也闡述于"MethodandApparatusforIncorporatingBlockRedundancyinaMemoryArray"中。字線也可稱作行線或X線，而位線也可稱作列線或Y線。對(duì)于所屬領(lǐng)域的技術(shù)人員，"字"線和"位"線之間的差異可帶有至少兩種不同的含義。當(dāng)讀取存儲(chǔ)器陣列時(shí)，某些專業(yè)人員假定字線處于"驅(qū)動(dòng)"狀態(tài)而位線處于"檢測(cè)"狀態(tài)。關(guān)于這一點(diǎn)，X線(或字線)通常設(shè)想為被連接至存儲(chǔ)器單元晶體管的柵極端子或如果存在，連接至存儲(chǔ)器單元開關(guān)裝置的開關(guān)端子。Y線(或位線)通常設(shè)想為被連接至存儲(chǔ)器單元的開關(guān)端子(例如，源極/漏極端子)。其次，存儲(chǔ)器組織(例如，數(shù)據(jù)母線寬度、在操作期間同時(shí)讀取的位數(shù)量等)可與觀察一組兩個(gè)陣列線與數(shù)據(jù)"位"而非數(shù)據(jù)"字"對(duì)準(zhǔn)具有某種關(guān)聯(lián)。因此，本文中對(duì)X線、字線和行線及Y線、位線和列線的稱謂僅對(duì)各種實(shí)施例具有例示性，但不應(yīng)視為具有限制意義，而是具有更一般意義。如本文中所用，字線(例如，包含字線分段)及位線通常表示正交的陣列線，并通常遵循在所屬
技術(shù)領(lǐng)域：
中常用的假定至少在讀取操作期間，對(duì)字線進(jìn)行驅(qū)動(dòng)并對(duì)位線進(jìn)行檢測(cè)。因此，陣列的位線也可稱作所述陣列的檢測(cè)線。對(duì)于使用此類術(shù)語(yǔ)的字詞組織，不應(yīng)得出特別的寓意。此外，如本文中所使用，"全局陣列線"(例如，全局字線、全局位線)是連接至一個(gè)以上存儲(chǔ)器區(qū)塊中的陣列線分段的陣列線，但不應(yīng)得出假設(shè)此類全局陣列線必須橫跨整個(gè)存儲(chǔ)器陣列或大體上跨越整個(gè)集成電路的特別的推理。如本文中所使用，無(wú)源元件存儲(chǔ)器陣列包含多個(gè)2端子存儲(chǔ)器單元，其每一者均連接于關(guān)聯(lián)的X線與關(guān)聯(lián)的Y線之間。此類存儲(chǔ)器陣列可為二維(平面)陣列或可為具有一個(gè)以上存儲(chǔ)器單元平面的三維陣列。每一此類存儲(chǔ)器單元具有非線性導(dǎo)電性，其中反方向上的電流(亦即，從陰極至陽(yáng)極)低于正方向上的電流。從陽(yáng)極至陰極施加大于編程電平的電壓可改變存儲(chǔ)器單元的導(dǎo)電性。導(dǎo)電性可在存儲(chǔ)器單元并入有熔絲技術(shù)時(shí)降低或可在存儲(chǔ)器單元并入有反熔絲技術(shù)時(shí)增加。無(wú)源元件存儲(chǔ)器陣列未必是一次性可編程(亦即，寫入一次)存儲(chǔ)器陣列。此類無(wú)源元件存儲(chǔ)器單元通?？梢暈榫哂性诜较蛏弦龑?dǎo)電流的電流轉(zhuǎn)向元件和能夠改變其狀態(tài)的另一組件(例如，熔絲、反熔絲、電容器、電阻性元件等)。存儲(chǔ)器元件的編程狀態(tài)可通過在存儲(chǔ)器元件被選中時(shí)檢測(cè)電流或電壓降來(lái)讀取。于本文所述的本發(fā)明各種實(shí)施例中，存儲(chǔ)器單元可由半導(dǎo)體材料構(gòu)成，如頒于Johnson等人的美國(guó)專利6，034，882中及頒于Zhang的美國(guó)專利5,835,396中所闡述的，所述兩個(gè)專利以引用的方式并入本文中。雖然較佳選用反熔絲存儲(chǔ)器單元，但也可使用其它類型的存儲(chǔ)器陣列，例如，MRAM和有機(jī)無(wú)源元件陣列。MRAM(磁阻式隨機(jī)存取存儲(chǔ)器)是基于磁性存儲(chǔ)器元件，例如磁性穿隧接面(MTJ)。MRAM技術(shù)闡述于如下文獻(xiàn)中K.Naji等人的"A2556kb3.0VITIMTJNonvolatileMagnetoresistiveRAM"(在2001年正EE國(guó)際固態(tài)電路會(huì)議的技術(shù)論文文摘中出版，ISSCC2001/Session7/TechnologyDirections:AdvancedTechnologies/7.6，2001年2月6日)及ISSCC2001VisualSupplement的第94-95頁(yè)、第404-405頁(yè)，這兩處文獻(xiàn)均以引用的方式并入本文中。某些無(wú)源源極存儲(chǔ)器單元并入有若干個(gè)有機(jī)材料層，這些有機(jī)材料層包含至少一個(gè)具有二極管狀導(dǎo)通特性及至少一種在施加電場(chǎng)時(shí)會(huì)改變導(dǎo)電性的有機(jī)材料的層。頒予Gudensen等人的第6,055,180號(hào)美國(guó)專利闡述了有機(jī)無(wú)源元件陣列且也以引用的方式并入本文中。也可使用包括例如相變材料及非晶態(tài)固體等材料的存儲(chǔ)器單元。參見頒予Wolstenholme等人的第5，751，012號(hào)美國(guó)專利及頒予Ovshinsky等人的第4,646,266號(hào)美國(guó)專利，所述兩個(gè)專利均以引用的方式并入本文中。于本文所述的本發(fā)明各種實(shí)施例中，涵蓋使用許多不同的存儲(chǔ)器單元技術(shù)。適合的三維反熔絲存儲(chǔ)器單元結(jié)構(gòu)、配置和過程包含，但不限于以下專利中所闡述的那些頒于Johnson等人的標(biāo)題為"VerticallyStackedFieldProgrammableNonvolatileMemoryandMethodofFabrication"的第6,034,882號(hào)美國(guó)專利、頒于Knall等人的標(biāo)題為"Three墨DimensionaIMemoryArrayandMethodofFabrication"的第6,420,215美國(guó)專禾lj、頒于Johnson的標(biāo)題為"Vertically-Stacked,FieldProgrammableNonvolatileMemoryandMethodofFabrication"的第6,525,953號(hào)美國(guó)專利、頒于Cleeves的標(biāo)題為"ThreeDimensionalMemory"的第2004-0002184AI號(hào)美國(guó)專利公開申請(qǐng)案及Herner等人于2002年12月19日申請(qǐng)的標(biāo)題為"AnImprovedMethodforMakingaHighDensityNonvolatileMemory"的第10/326,470號(hào)美國(guó)專利申請(qǐng)案。這些所列舉揭示內(nèi)容的每一者均以全文引用的方式并入本文中。此外，本發(fā)明也涵蓋其它具有極端稠密X線及/或Y線間距要求的存儲(chǔ)器陣列配置，例如，那些并入有薄膜晶體管(TFT)EEPROM存儲(chǔ)器單元的，如ThomasH.Lee等人的第US2002-0028541Al號(hào)美國(guó)專利公開申請(qǐng)案"DenseArraysandChargeStorageDevices,andMethodsforMakingSame"中所闡述；及那些并入有TFTNAND存儲(chǔ)器陣列的，如Scheuerlein等人的第US2004-0125629AI號(hào)美國(guó)專利公開申請(qǐng)案"ProgrammableMemoryArrayStructureIncorporatingSeries-ConnectedTransistorStringsandMethodsforFabricationandOperationofSame"中及En-HsingChen等人的第US2004/0145024號(hào)美國(guó)專利公開申請(qǐng)案"NANDMemoryArrayIncorporatingCapacitanceBoostingofChannelRegionsinUnselectedMemoryCellsandMethodforOperationofSame"中所闡述，所述申請(qǐng)案以引用的方式并入本文中。各種圖式中的各種陣列線的方向性僅是為了便于對(duì)陣列中這兩組交叉的線進(jìn)行說明。盡管字線通常與位線正交，然而并不要求必需如此。此外，也可很容易地使存儲(chǔ)器陣列中字與位的組織形式顛倒。作為另一實(shí)例，陣列中的某些部分可對(duì)應(yīng)于一既定字中的不同輸出位。這些不同的陣列組織形式及配置在所屬
技術(shù)領(lǐng)域：
中眾所周知，且本發(fā)明旨在包括各種各樣的這些變化形式。如本文中所使用，集成電路存儲(chǔ)器陣列是一種單片式集成電路結(jié)構(gòu)，而不是封裝在一起或緊密靠近的多于一個(gè)集成電路裝置。本文中，可使用連接區(qū)塊的單個(gè)節(jié)點(diǎn)的術(shù)語(yǔ)來(lái)闡述方框圖。盡管如此，應(yīng)了解，當(dāng)上下文需要時(shí)，"節(jié)點(diǎn)"可實(shí)際上表示一對(duì)傳送不同信號(hào)的節(jié)點(diǎn)，或者可表示用于攜載數(shù)個(gè)相關(guān)信號(hào)或用于攜載多個(gè)形成數(shù)字字的信號(hào)或其它多位信號(hào)的多個(gè)單獨(dú)導(dǎo)線(例如，母線)。所屬
技術(shù)領(lǐng)域：
的技術(shù)人員應(yīng)了解，當(dāng)闡述包含各種信號(hào)的電路及所述電路內(nèi)各節(jié)點(diǎn)的操作時(shí)，可能數(shù)種表達(dá)方式中的任一種均能同樣好地適用，且不應(yīng)在本說明中所使用的不同表達(dá)方式中硬加入細(xì)微的推斷。邏輯信號(hào)常常是以一種傳達(dá)哪一電平為現(xiàn)用電平的方式來(lái)命名。各信號(hào)和節(jié)點(diǎn)的示意圖及隨附說明應(yīng)在上下文中清晰明了。如本文中所使用，兩個(gè)彼此"基本上相等"的不同電壓具有各自的足夠接近的值，以在所討論的上下文中實(shí)現(xiàn)基本上相同的作用?？杉俣ㄟ@些電壓彼此相差約0.5伏以內(nèi)，除非上下文要求為另一個(gè)值。盡管通常假定為電路及實(shí)體結(jié)構(gòu)，然而眾所周知，在現(xiàn)代半導(dǎo)體設(shè)計(jì)及制作中，可將實(shí)體結(jié)構(gòu)及電路實(shí)施為適于在后續(xù)設(shè)計(jì)、測(cè)試或制作階段中以及在所形成的完工的半導(dǎo)體集成電路中使用的計(jì)算機(jī)可讀描述形式。相應(yīng)地，可將涉及到傳統(tǒng)電路或結(jié)構(gòu)的權(quán)利要求項(xiàng)與其特定語(yǔ)言相一致地視為計(jì)算機(jī)可讀編碼及其表示形式，無(wú)論是實(shí)施為媒體形式還是與適當(dāng)?shù)淖x取裝置相組合，以便能夠?qū)?duì)應(yīng)的電路及/或結(jié)構(gòu)進(jìn)行制作、測(cè)試或設(shè)計(jì)改進(jìn)。本發(fā)明打算包括所有在本文中所述及在隨附權(quán)利要求書中所界定的電路、相關(guān)方法或操作、用于制作這些電路的相關(guān)方法、及這些電路及方法的計(jì)算機(jī)可讀媒體編碼。如本文中所使用，計(jì)算機(jī)可讀媒體至少包括磁盤、磁帶或其它磁性媒體、光學(xué)媒體、半導(dǎo)體媒體(例如快閃存儲(chǔ)卡ROM)或電子媒體以及網(wǎng)絡(luò)媒體、有線媒體、無(wú)線媒體或其它通信媒體。電路的編碼可包含電路示意圖信息、實(shí)體布局信息、性能仿真信息、及/或可包含任何可用于表示或傳達(dá)電路的其它編碼。如上所述，盡管圖3和其它圖式顯示四個(gè)列線驅(qū)動(dòng)器電路，但陣列線驅(qū)動(dòng)器電路的數(shù)量可為不同于2的整數(shù)冪的數(shù)量(亦即，可使用"非二進(jìn)制"數(shù)量)。于這種情況下，控制電路系統(tǒng)可經(jīng)配置以在解碼映射圖中"留下孔"。"孔"是解碼器的未使用的二進(jìn)制輸入的組合。例如，假設(shè)以上所涵蓋的情況中使用兩個(gè)陣列線驅(qū)動(dòng)器電路。于這個(gè)情況下，需要三個(gè)位，因?yàn)閮蓚€(gè)位僅解碼四個(gè)可能的輸出。然而，三個(gè)位完全可解碼八個(gè)可能的輸出。由于僅需要六個(gè)輸出，因此控制電路系統(tǒng)將通過跳過兩個(gè)不需要的輸出而在解碼映射圖中留下兩個(gè)孔。圖18是這種概念的當(dāng)前較佳實(shí)施方案的圖式。集成電路包括非二進(jìn)制數(shù)量的陣列線驅(qū)動(dòng)器電路600(此處，為12個(gè)字線驅(qū)動(dòng)器，其組織成兩個(gè)由六個(gè)驅(qū)動(dòng)器組成的群組)，其與存儲(chǔ)器陣列(未顯示)的陣列線耦合；和解碼器電路，其包括源極選擇二進(jìn)制解碼器610(解碼器電路的"第一二進(jìn)制解碼器"或"二進(jìn)制解碼器部分")和可操作以執(zhí)行非二進(jìn)制算術(shù)運(yùn)算(此處為模3余數(shù)運(yùn)算)的第一電路系統(tǒng)620。此處將第一電路系統(tǒng)620稱作前置二進(jìn)制解碼器部分，這是因?yàn)閷⒌谝浑娐废到y(tǒng)620的輸出(亦即，非二進(jìn)制算術(shù)運(yùn)算的結(jié)果)作為輸入提供至源極選擇二進(jìn)制解碼器610。源極選擇二進(jìn)制解碼器610基于四位二進(jìn)制輸入來(lái)輸出十二個(gè)有源源極控制線(線0-11)。源極選擇二進(jìn)制解碼器610也輸出未選擇的偏置線(其以虛線形式顯示于圖18中)。集成電路也包括全局行解碼器630("第二二進(jìn)制解碼器")和可操作以執(zhí)行非二進(jìn)制算術(shù)運(yùn)算(此處為除以3運(yùn)算)的第二電路系統(tǒng)640。將第二電路系統(tǒng)640的非二進(jìn)制算術(shù)運(yùn)算的結(jié)果作為輸入提供至全局行解碼器630，以選擇十二個(gè)字線的群組。圖19是顯示解碼器電路的操作的部分解碼映射圖。于這個(gè)實(shí)施例中，提供十位地址。如圖18中所示，所述地址的兩個(gè)最低有效位(LSB)提供至源極選擇二進(jìn)制解碼器610，而最高有效位(MSB)提供至第一電路系統(tǒng)620，以對(duì)MSB執(zhí)行模3余數(shù)運(yùn)算。第一電路系統(tǒng)620的兩位輸出提供至源極選擇二進(jìn)制解碼器610。如圖19中所示，使用第一電路系統(tǒng)620來(lái)執(zhí)行模3余數(shù)運(yùn)算因跳過了1100、1101、1110和1111而在解碼映射圖中產(chǎn)生四個(gè)孔。因此，輸入至第一二進(jìn)制解碼器610的四個(gè)位可用于選擇12個(gè)字線驅(qū)動(dòng)器中的一個(gè)(而非在16個(gè)中選擇一個(gè))。MSB也提供至第二電路系統(tǒng)640，以執(zhí)行除以3運(yùn)算并將結(jié)果提供至全局行解碼器630。如圖19中所示，除以3運(yùn)算導(dǎo)致全局行解碼器630在每隔十二個(gè)字線后選擇新的字線群組。這種情況進(jìn)一步顯示于圖20中，圖20顯示針對(duì)99個(gè)字線由四個(gè)字線的群組所壓縮的解碼映射圖。應(yīng)注意，在第二電路系統(tǒng)640中使用非二進(jìn)制算術(shù)會(huì)在全局行解碼器630的解碼映射圖中產(chǎn)生孔。特別期望的是使用此類解碼器電路來(lái)解決存儲(chǔ)器線間距與驅(qū)動(dòng)器裝置大小之間的失配問題，在90nm節(jié)點(diǎn)中這可為12比1。期望最優(yōu)化驅(qū)動(dòng)器裝置的大面積，但8比1或16比1均非最優(yōu)，這是因?yàn)?比1可限制存儲(chǔ)器線的密度，而16比1因僅需要12比1而浪費(fèi)裝置布局的空間。在以上結(jié)合圖18所闡述的實(shí)施例中，六個(gè)字線驅(qū)動(dòng)器的群組在每一子陣列邊緣處，而非二進(jìn)制算術(shù)電路系統(tǒng)620、640由許多子陣列共用。這樣可通過12個(gè)字線驅(qū)動(dòng)器的群組為選擇字線提供高效率電路。于一個(gè)當(dāng)前較佳實(shí)施例中，解碼器電路與存儲(chǔ)器陣列一起使用，所述存儲(chǔ)器陣列包括三維存儲(chǔ)器陣列，其包括并入有多于一個(gè)的彼此上下形成且位于半導(dǎo)體襯底上方的存儲(chǔ)器平面的單片式半導(dǎo)體集成電路。所述多個(gè)陣列線驅(qū)動(dòng)器電路和解碼器電路均設(shè)置于三維存儲(chǔ)器陣列下方的半導(dǎo)體襯底內(nèi)。盡管當(dāng)前較佳為解碼器電路與上述存儲(chǔ)器陣列和布局一起使用，但應(yīng)注意，解碼器電路可與任何所期望類型的存儲(chǔ)器陣列和布局一起使用。例如，這種解碼器電路可用于二維存儲(chǔ)器，例如，屏蔽型ROM或其它極緊密間距存儲(chǔ)器，特別是當(dāng)驅(qū)動(dòng)器裝置更遠(yuǎn)地落后于存儲(chǔ)器間距且非最優(yōu)驅(qū)動(dòng)器布局代價(jià)太大時(shí)。存在數(shù)種替代方案可與這些實(shí)施例一起使用。例如，盡管所述多個(gè)陣列線較佳包括字線而所述多個(gè)陣列線驅(qū)動(dòng)器電路包括字線驅(qū)動(dòng)器電路，但這個(gè)實(shí)施例可替代或結(jié)合字線和字線驅(qū)動(dòng)器而與位線和位線驅(qū)動(dòng)器一起使用(例如，如果位線驅(qū)動(dòng)器從16比1最優(yōu)化至12比1，則可使用上述解碼器電路系統(tǒng))。同樣，盡管以上是針對(duì)選擇非二進(jìn)制數(shù)量的陣列線驅(qū)動(dòng)器電路中的一者來(lái)闡述解碼器電路，但可在不同上下文中使用解碼器(亦即，可使用解編碼器電路來(lái)選擇多個(gè)物件中的一者，而未必使用陣列線驅(qū)動(dòng)器電路)。因此，在最一般意義上，解碼器電路具有執(zhí)行非二進(jìn)制算術(shù)的前置解碼部分和為二進(jìn)制解碼器的電路部分。作為替代說明，解碼器電路具有后置解碼部分，其具有非二進(jìn)制重?cái)?shù)，所述重?cái)?shù)有時(shí)也稱作與每一解碼器輸出相關(guān)聯(lián)的磁頭或驅(qū)動(dòng)器的數(shù)量。同樣，盡管在上述實(shí)例中使用了模三余數(shù)和除以3運(yùn)算，但應(yīng)了解，可使用其它非二進(jìn)制算術(shù)運(yùn)算(例如，除以五和模5余數(shù))。已認(rèn)識(shí)到在大陣列的底部處包含某些額外的字線驅(qū)動(dòng)器以將驅(qū)動(dòng)器的總計(jì)數(shù)增加至2的整數(shù)冪不算昂貴，但例如在每一六至八個(gè)字線驅(qū)動(dòng)器的群組中包含額外的字線驅(qū)動(dòng)器可使效率變得極低。因此，作為另一替代方案，陣列線驅(qū)動(dòng)器電路可組織成多個(gè)群組，其中多個(gè)群組的至少一者中的陣列線驅(qū)動(dòng)器電路數(shù)量是不同于2的整數(shù)冪的數(shù)量。多個(gè)群組的至少一者中的陣列線驅(qū)動(dòng)器電路可共用控制電路系統(tǒng)提供的控制輸入信號(hào)。同樣，存儲(chǔ)器可包括多個(gè)子陣列(亦即，由陣列線中的斷裂所中斷的連續(xù)單元矩陣)，且多個(gè)陣列線驅(qū)動(dòng)器電路群組中的至少一者可支持一個(gè)或兩個(gè)存儲(chǔ)器單元子陣列。如之前一樣，控制電路系統(tǒng)經(jīng)配置以選擇陣列線驅(qū)動(dòng)器電路中的一者。上文詳細(xì)說明僅闡述了本發(fā)明許多種可能實(shí)施方案中的幾種。因此，本詳細(xì)說明旨在作為例示性而非限定性說明?？筛鶕?jù)本文所作的說明對(duì)本文所揭示實(shí)施例作出各種改動(dòng)和修改，這并不背離本發(fā)明的范疇和精神。打算僅由下文包含所有等效的權(quán)利要求的權(quán)利要求書來(lái)界定本發(fā)明的范疇。此外，上文所述的各實(shí)施例是具體設(shè)想為單獨(dú)使用以及以各種組合形式使用。相應(yīng)地，本發(fā)明的范疇未必不包括未在本文中加以說明的其它實(shí)施例、變化形式及改進(jìn)形式。權(quán)利要求1、一種集成電路，其包括存儲(chǔ)器陣列，其包括多個(gè)陣列線；一定數(shù)量的陣列線驅(qū)動(dòng)器電路，其與所述多個(gè)陣列線耦合，其中所述數(shù)量不同于2的整數(shù)冪；及控制電路系統(tǒng)，其經(jīng)配置以選擇所述陣列線驅(qū)動(dòng)器電路中的一者。2、如權(quán)利要求l所述的集成電路，其中所述數(shù)量包括六。3、如權(quán)利要求1所述的集成電路，其中所述控制電路系統(tǒng)可操作以在解碼映射圖中留下孔。4、如權(quán)利要求1所述的集成電路，其中所述控制電路系統(tǒng)包括二進(jìn)制解碼器部分，和可操作以執(zhí)行非二進(jìn)制算術(shù)運(yùn)算的前置二進(jìn)制解碼器部分。5、如權(quán)利要求4所述的集成電路，其中所述非二進(jìn)制算術(shù)運(yùn)算包括模3余數(shù)運(yùn)算。6、如權(quán)利要求1所述的集成電路，其中所述多個(gè)陣列線包括字線，且其中所述多個(gè)陣列線驅(qū)動(dòng)器電路包括字線驅(qū)動(dòng)器電路。7、如權(quán)利要求l所述的集成電路，其進(jìn)一步包括二進(jìn)制解碼器，其可操作以選擇陣列線的群組；及可操作以執(zhí)行非二進(jìn)制算術(shù)運(yùn)算的電路系統(tǒng)，其中將所述非二進(jìn)制算術(shù)運(yùn)算的結(jié)果作為輸入提供至所述二進(jìn)制解碼器。8、如權(quán)利要求7所述的集成電路，其中所述非二進(jìn)制算術(shù)運(yùn)算包括除以3運(yùn)算。9、如權(quán)利要求1所述的集成電路，其中所述存儲(chǔ)器陣列包括三維存儲(chǔ)器陣列，所述三維存儲(chǔ)器陣列包括并入有多于一個(gè)存儲(chǔ)器平面的單片式半導(dǎo)體集成電路，所述存儲(chǔ)器平面彼此上下形成且位于半導(dǎo)體襯底上方，且其中所述多個(gè)陣列線驅(qū)動(dòng)器電路和所述解碼器電路均設(shè)置于所述三維存儲(chǔ)器陣列下方的所述半導(dǎo)體襯底內(nèi)。10、一種集成電路，其包括　存儲(chǔ)器陣列，其包括多個(gè)陣列線；非二進(jìn)制數(shù)量的陣列線驅(qū)動(dòng)器電路，其與所述多個(gè)陣列線耦合；及解碼器電路，其與所述非二進(jìn)制數(shù)量的陣列線驅(qū)動(dòng)器電路耦合，所述解碼器電路包括二進(jìn)制解碼器；及電路系統(tǒng)，其可操作以執(zhí)行非二進(jìn)制算術(shù)運(yùn)算，其中將所述非二進(jìn)制算術(shù)運(yùn)算的結(jié)果作為輸入提供至所述二進(jìn)制解碼器。11、如權(quán)利要求10所述的集成電路，其中所述數(shù)量包括六。12、如權(quán)利要求10所述的集成電路，其中所述非二進(jìn)制算術(shù)運(yùn)算包括模3余數(shù)運(yùn)算。13、如權(quán)利要求10所述的集成電路，其中所述多個(gè)陣列線包括字線，且其中所述多個(gè)陣列線驅(qū)動(dòng)器電路包括字線驅(qū)動(dòng)器電路。14、如權(quán)利要求10所述的集成電路，其進(jìn)一步包括第二二進(jìn)制解碼器，所述第二二進(jìn)制解碼器可操作以選擇陣列線的群組；及第二電路系統(tǒng)，其可操作以執(zhí)行非二進(jìn)制算術(shù)運(yùn)算，其中將所述第二電路系統(tǒng)的所述非二進(jìn)制算術(shù)運(yùn)算的結(jié)果作為輸入提供至所述二進(jìn)制解碼器。15、如權(quán)利要求14所述的集成電路，其中所述第二二進(jìn)制解碼器執(zhí)行的所述非二進(jìn)制算術(shù)運(yùn)算包括除以3運(yùn)算。16、如權(quán)利要求10所述的集成電路，其中所述存儲(chǔ)器陣列包括三維存儲(chǔ)器陣列，所述三維存儲(chǔ)器陣列包括并入有多于一個(gè)存儲(chǔ)器平面的單片式半導(dǎo)體集成電路，所述存儲(chǔ)器平面彼此上下形成且位于半導(dǎo)體襯底上方，其中所述多個(gè)陣列線驅(qū)動(dòng)器電路和所述解碼器電路均設(shè)置于所述三維存儲(chǔ)器陣列下方的所述半導(dǎo)體襯底內(nèi)。17、一種集成電路，其包括二進(jìn)制解碼器；及電路系統(tǒng)，其可操作以執(zhí)行非二進(jìn)制算術(shù)運(yùn)算，其中將所述非二進(jìn)制算術(shù)運(yùn)算的結(jié)果作為輸入提供至所述二進(jìn)制解碼器。18、如權(quán)利要求17所述的集成電路，其中所述二進(jìn)制解碼器包括后置解碼部分，所述后置解碼部分包括非二進(jìn)制重?cái)?shù)。19、如權(quán)利要求17所述的集成電路，其中所述二進(jìn)制解碼器可操作以選擇與存儲(chǔ)器陣列的多個(gè)陣列線耦合的非二進(jìn)制數(shù)量的陣列線驅(qū)動(dòng)器電路中的一者。20、如權(quán)利要求17所述的集成電路，其中所述非二進(jìn)制算術(shù)運(yùn)算包括模3余數(shù)運(yùn)算。21、一種集成電路，其包括存儲(chǔ)器陣列，其包括多個(gè)陣列線；多個(gè)陣列線驅(qū)動(dòng)器電路群組，其與所述多個(gè)陣列線耦合；一定數(shù)量的陣列線驅(qū)動(dòng)器電路，其位于所述多個(gè)陣列線驅(qū)動(dòng)器電路群組的至少一者中，其中所述數(shù)量不同于2的整數(shù)冪；及控制電路系統(tǒng)，其經(jīng)配置以選擇所述陣列線驅(qū)動(dòng)器電路中的一者。22、如權(quán)利要求21所述的集成電路，其中所述多個(gè)群組的至少一者中的所述陣列線驅(qū)動(dòng)器電路共用由所述控制電路系統(tǒng)提供的控制輸入信號(hào)。23、如權(quán)利要求21所述的集成電路，其中所述存儲(chǔ)器陣列包括多個(gè)子陣列，且其中所述多個(gè)陣列線驅(qū)動(dòng)器電路群組中的至少一者支持一個(gè)或兩個(gè)存儲(chǔ)器單元子陣列。全文摘要本發(fā)明揭示一種用于存儲(chǔ)器線驅(qū)動(dòng)器的非二進(jìn)制群組的解碼電路。在一個(gè)實(shí)施例中，揭示一種集成電路，其包括二進(jìn)制解碼器及可操作以執(zhí)行非二進(jìn)制算術(shù)運(yùn)算的電路系統(tǒng)，其中將所述非二進(jìn)制算術(shù)運(yùn)算的結(jié)果作為輸入提供至二進(jìn)制解碼器。在另一實(shí)施例中，揭示一種集成電路，其包括存儲(chǔ)器陣列，其包括多個(gè)陣列線；2的非整數(shù)冪數(shù)量的陣列線驅(qū)動(dòng)器電路；和控制電路系統(tǒng)，其經(jīng)配置以選擇所述陣列線驅(qū)動(dòng)器電路中的一者。所述控制電路系統(tǒng)可包括二進(jìn)制解碼器和執(zhí)行非二進(jìn)制算術(shù)運(yùn)算的前置解碼器部分。本文中所述概念可單獨(dú)或以組合形式使用。文檔編號(hào)G11C11/34GK101151677SQ200680009988公開日2008年3月26日申請(qǐng)日期2006年2月14日優(yōu)先權(quán)日2005年3月31日發(fā)明者克里斯托弗·J·佩蒂,盧卡·G·法索利,羅伊·E·朔伊爾萊茵申請(qǐng)人:桑迪士克3D公司