專利名稱：用于測試數(shù)字信號定時的選通技術(shù)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及半導(dǎo)體芯片的自動測試，具體上涉及自動測試 設(shè)備的時鐘控制。
背景技術(shù)：
自動測試設(shè)備(ATE)普遍地用于在半導(dǎo)體芯片和集成電路的制 造期間測試它們。通常通過下述方式來進(jìn)行功能測試通過配置ATE 以向被測部件(DUT)上的多個連接點(diǎn)應(yīng)用電信號，同時測量在特定 連接點(diǎn)的DUT的輸出響應(yīng)。
當(dāng)評估DUT的性能時，ATE通常確定在所應(yīng)用的輸入信號和所測 量的輸出信號之間的相對定時。經(jīng)常要求測試系統(tǒng)時鐘的很精確的定 時以保證收集適當(dāng)?shù)臄?shù)據(jù)，特別是當(dāng)評估DUT對于高速信號的響應(yīng)時。
經(jīng)常期望相對于其本身的系統(tǒng)時鐘而測試DUT的性能。因此，ATE 可以通常被配置來測量在相對于DUT的內(nèi)部時鐘的時間的輸出。但是， 在高數(shù)據(jù)傳輸率和時鐘速度下，相對于DUT的系統(tǒng)時鐘的測量可能是 不準(zhǔn)確的，因為信號擺動和抖動嚴(yán)重地影響測量結(jié)果。
現(xiàn)在許多集成電路(IC)包括具有伴隨數(shù)據(jù)的同步時鐘的總線。 在不占用有價值的測試系統(tǒng)硬件通道的情況下訪問DUT的同步內(nèi)部時
鐘是不切實際的。迄今，使用測試系統(tǒng)時鐘來測試在具有同步時鐘的 總線上的數(shù)據(jù)也是有問題的，因為在總線上的數(shù)據(jù)可能相對于測試系 統(tǒng)時鐘具有很髙的不穩(wěn)定性。

發(fā)明內(nèi)容
本發(fā)明的實施例可以允許測試系統(tǒng)使用測試系統(tǒng)時鐘測試同步總 線的定時，以模擬被測部件的同步時鐘。在一示例性實施例中，通過 將邊緣產(chǎn)生器路由到一系列具有遞增的延遲值的延遲器而產(chǎn)生一組緊 密相間的選通脈沖。將數(shù)據(jù)信號或者時鐘信號應(yīng)用到一組并行鎖存器 的每個的輸入，所述并行鎖存器通過該緊密相間的選通脈沖進(jìn)行計時。 該組并行鎖存器由此捕獲數(shù)據(jù)信號或者時鐘信號的單脈沖系列的緊密 相間的采樣。編碼器將所述單脈沖系列的采樣轉(zhuǎn)換為用于表示采樣信 號的邊緣時間和極性的字。如果所述采樣信號是數(shù)據(jù)信號，則字被存
儲在RAM中。如果該采樣信號是時鐘信號，則將所述字路由到時鐘總 線，并且用于尋址所述RAM。在時鐘邊緣時間和數(shù)據(jù)邊緣時間之間的 差被提供，并且可以將此差值與期望值相比較。
在一示例性實施例中，本發(fā)明提供了一種用于通過向被測裝置的 數(shù)據(jù)信號應(yīng)用選通而測試同步總線的定時的方法。所述選通包括多個 脈沖。所述數(shù)據(jù)信號在所述選通的每個選通脈沖時的狀態(tài)被存儲。所 述選通也被應(yīng)用到被測裝置的時鐘信號。將所存儲的數(shù)據(jù)信號的狀態(tài) 與在每個選通脈沖時的時鐘信號的狀態(tài)相比較。在所述示例性實施例 中，所述選通脈沖均勻和等距地間隔。
本發(fā)明的一特定實施例在與所述時鐘信號發(fā)生狀態(tài)改變的選通脈 沖的時讀取所存儲的數(shù)據(jù)信號的狀態(tài)。所述數(shù)據(jù)信號的狀態(tài)改變和所 述時鐘信號的狀態(tài)改變之間的延遲可以通過計數(shù)其間的選通脈沖而確 定。
可以通過下述方式來產(chǎn)生選通使用傳統(tǒng)的邊緣產(chǎn)生器產(chǎn)生第一
脈沖，向包括多個延遲元件的延遲電路應(yīng)用所述第一脈沖，并且在每 個延遲元件之間提供連接以接收所述第一脈沖的依序延遲的拷貝。所 述延遲電路可以通過延遲鎖定環(huán)路控制，其中，所述延遲元件包括可 調(diào)諧來校正延遲線誤差的可控求和元件。
在一示例性實施例中，通過向多個鎖存器的對應(yīng)的一個鎖存器應(yīng) 用作為鎖存器時鐘信號的每個選通脈沖，可以向數(shù)據(jù)或者時鐘信號應(yīng) 用所述選通。所述數(shù)據(jù)或者時鐘信號被應(yīng)用到每個鎖存器的輸入，而 所述數(shù)據(jù)或者時鐘信號的狀態(tài)被接收作為每個鎖存器的輸出。
通過并行地接收數(shù)據(jù)信號狀態(tài)的選通采樣作為一系列釆樣，并且 將所述選通采樣編碼成為標(biāo)識狀態(tài)改變的時間和極性的數(shù)字字，可以 執(zhí)行數(shù)據(jù)信號的存儲，在一示例性實施例中，該編碼步驟產(chǎn)生6位字， 其5個位標(biāo)識狀態(tài)改變的時間， 一個位標(biāo)識狀態(tài)改變的極性。
在一示例性實施例中，通過多路分用數(shù)字字以減少所述字的數(shù)據(jù)
傳送率，執(zhí)行數(shù)字字的發(fā)送。例如，在一特定實施例中，以每秒2千兆 字節(jié)發(fā)送的6位字以l/8路分用為每秒250兆字節(jié)來發(fā)送48位的字。所述 48位字表示8個5位的字和它們的對應(yīng)的8個極性位，所述5位字表示邊 緣時間。所述多路分用的字然后以較低的傳送率被存儲在隨機(jī)存取存 儲器中。在所述示例性實施例中，表示邊緣時間和采樣數(shù)據(jù)信號極性 的字被存儲在95x40隨機(jī)存取存儲器中。
通過下述方式將所存儲的數(shù)據(jù)信號的狀態(tài)或者邊緣時間與采樣時 鐘的邊緣時間相比較選擇用于標(biāo)識具有一組極性位的時鐘信號的邊 緣時間的多路分用字，并且使用所選擇的字來作為指向隨機(jī)存取存儲 器的指針，在所述隨機(jī)存取存儲器中存儲了所述數(shù)據(jù)邊緣時間和極性。 所選擇的字可以被分發(fā)到總線上的多個通道，其中，所選擇的字被用 作指向接收通道上的隨機(jī)存取存儲器的指針。在一示例性實施例中， 將通過所選擇的字尋址的隨機(jī)存取中的數(shù)據(jù)與期望的數(shù)據(jù)相比較，并
且作為比較結(jié)果提供通過或者失敗指示。通過所選擇的字尋址的隨機(jī) 存取存儲器中的數(shù)據(jù)通過下述方式可以如在本領(lǐng)域中公知的那樣被管 道傳輸，以校正系統(tǒng)路徑延遲將所述數(shù)據(jù)信號的邊緣時間通過序列 存儲位置預(yù)定次數(shù)，以經(jīng)過時鐘信號的邊緣時間所需要的時間來達(dá)到 隨機(jī)存取存儲器。
在本發(fā)明的特定的示例性實施例中，通過向第一多個延遲元件應(yīng) 用第一選通啟動脈沖以產(chǎn)生第一選通啟動脈沖的多個延遲拷貝，可以 測試數(shù)據(jù)信號的定時。數(shù)據(jù)信號被應(yīng)用到第一多個鎖存器的每個的輸 入。第一選通啟動脈沖的多個延遲拷貝的每個被作為鎖存器時鐘信號 應(yīng)用到第一多個鎖存器的對應(yīng)鎖存器。由此獲取所述數(shù)據(jù)信號的多個 采樣。所述數(shù)據(jù)信號的多個采樣被編碼以形成第一數(shù)字字，所述第一 數(shù)字字標(biāo)識數(shù)據(jù)信號中狀態(tài)改變的時間和極性。該第一數(shù)字字被存儲 在隨機(jī)存取存儲器中。
第二選通啟動脈沖被應(yīng)用到第二多個延遲元件以產(chǎn)生第二選通啟 動脈沖的多個延遲拷貝。時鐘信號被應(yīng)用到第二多個鎖存器的每個的 輸入，所述第二選通啟動脈沖的多個延遲拷貝的每個被作為鎖存器時 鐘信號應(yīng)用到第二多個鎖存器的對應(yīng)鎖存器。由此獲得所述時鐘信號 的多個采樣。
所述時鐘信號的多個釆樣被編碼以形成第二數(shù)字字，所述第二數(shù) 字字標(biāo)識數(shù)據(jù)信號中狀態(tài)改變的時間和極性。通過將所述第二數(shù)字字 與在隨機(jī)存取存儲器中存儲的第一數(shù)字字相比較而確定在數(shù)據(jù)信號的 狀態(tài)改變或者時鐘信號的狀態(tài)改變之間的延遲。所述第二數(shù)字信號可 以被提供用于通過將所述第二數(shù)字字路由到時鐘總線上而測試多個通 道的定時。
本發(fā)明的另一方面是用于測試同步總線上的定時的裝置。在一示 例性實施例中，所述裝置包括采樣器，所述采樣器具有多個緊密相間
的、漸增的選通延遲器。每個延遲脈沖觸發(fā)一個鎖存器，所述鎖存器 采樣數(shù)據(jù)信號或者同步時鐘信號。
與所述采樣器通信的編碼器將所述采樣數(shù)據(jù)和時鐘信號變換為二 進(jìn)制字中的邊緣時間和極性數(shù)據(jù)。如果所述采樣是數(shù)據(jù)信號采樣，而 不是同步時鐘采樣，則與編碼器通信的存儲器存儲該二進(jìn)制字。如果 所述采樣是同步時鐘采樣，則與編碼器通信的路由電路選擇具有設(shè)置 的極性的二進(jìn)制字，并且將所述二進(jìn)制字路由到用于多個通道上的時 鐘總線。
與時鐘總線通信的隨機(jī)存取存儲器地址線被配置用于在所述總線 上選擇時鐘時間數(shù)據(jù)，并且使用所述時鐘時間數(shù)據(jù)來尋址在隨機(jī)存取
存儲器中存儲的數(shù)據(jù)邊緣時間和極性。第一比較電路設(shè)置為與RAM通 信，用于將所述時鐘時間數(shù)據(jù)與存儲在隨機(jī)存取存儲器中的數(shù)據(jù)相比 較。第二比較電路設(shè)置為與第一比較電路通信，以將在特定時鐘時間 的數(shù)據(jù)的期望值與由隨機(jī)存取存儲器中的數(shù)據(jù)表示的實際值相比較。 在一示例性實施例中，與所述編碼器通信的多路分用電路適于降低向 所述隨機(jī)存取存儲器中的數(shù)據(jù)傳送的速率。


通過下面結(jié)合附圖對示例性實施例的詳細(xì)說明，將更全面地理解
本發(fā)明的上述和其他特征及優(yōu)點(diǎn)，其中
圖l是根據(jù)本發(fā)明的示例性實施例的、 一種用于測試同步時鐘總線 的方法的功能方框圖2是示出根據(jù)本發(fā)明的示例性實施例的、將緊密相間的選通應(yīng)用 到數(shù)據(jù)信號和同步時鐘信號的示意時序圖3是根據(jù)本發(fā)明的示例性實施例的多選通采樣器的示意圖；以及
圖4是根據(jù)本發(fā)明的示例性實施例的、 一種用于測試同步時鐘總線 的裝置的示意圖。
具體實施例方式
參見圖l來一般地說明一種在不用直接將同步時鐘信號與被測數(shù) 據(jù)信號相比較的情況下，用于測試和評估同步時鐘控制的數(shù)據(jù)示例性 方法。
在采樣步驟10中，采樣被測部件(DUT)的數(shù)據(jù)信號和時鐘信號
以使用緊密相間的選通來獲取它們在髙速率下的狀態(tài)的二進(jìn)制值。這 些二進(jìn)制值被一組鎖存器鎖存，每個鎖存器通過相對應(yīng)的其中一個緊 密相間的選通脈沖觸發(fā)。采樣數(shù)據(jù)因此被獲取并且鎖存為被測數(shù)據(jù)信 號或者時鐘信號的單脈沖系列的緊密相間采樣。應(yīng)當(dāng)明白，本發(fā)明的 各個實施例可以具有多個單脈沖系列。
本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)當(dāng)明白，用于描述一系列選通脈沖或者信 號的、在本說明書全文中使用的術(shù)語"緊密相間"應(yīng)當(dāng)被廣義地解釋， 并且這樣的間距可以根據(jù)特定測試應(yīng)用的需要而改變。應(yīng)當(dāng)明白，"緊 密相間"的脈沖或者信號比被測信號或者時鐘信號具有更高的頻率， 或者可以相對于被測裝置的定時具有相同的頻率。
在所述單脈沖系列中，檢測數(shù)據(jù)信號或者時鐘信號的邊緣時間和
邊緣極性。在編碼步驟12中，在二進(jìn)制字中編碼所檢測的邊緣時間和 極性。在一個示例性實施例中，所編碼的邊緣時間被表示為6位字的5 個最低有效位，并且極性被表示為最高有效位。
在使用本方法的高速測試設(shè)備的一個示例中，以每秒大約2千兆字 節(jié)來產(chǎn)生被編碼的所述6位字。為了提供更適合于下游的存儲和比較步 驟的數(shù)據(jù)率，可以多路分用被編碼的字以便以每秒僅僅250兆字節(jié)來提 供48位字。所述48位字表示8個5位的邊緣時間和對應(yīng)的8個1位的邊緣 極性。
在選擇步驟14中，確定是否編碼數(shù)據(jù)表示采樣的數(shù)據(jù)信號的邊緣
時間和極性或者采樣的時鐘信號的邊緣時間和極性?？梢岳缤ㄟ^下 述方式來執(zhí)行這個確定通過預(yù)定其上發(fā)送了時鐘信號和數(shù)據(jù)信號的 通道，或者通過向開關(guān)電路應(yīng)用指示是否當(dāng)前的輸入是時鐘或者數(shù)據(jù) 信號的獨(dú)立信號。如果編碼數(shù)據(jù)表示采樣數(shù)據(jù)信號的邊緣時間和極性， 則執(zhí)行存儲步驟16，其中，在隨機(jī)存取存儲器中存儲所述編碼數(shù)據(jù)。 在所述示例性實施例中，使用96 x 40隨機(jī)存取存儲器來存儲所述編碼
數(shù)據(jù)。本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)當(dāng)明白，可以容易地以各種方式來配置 所述開關(guān)電路以如此引導(dǎo)編碼數(shù)據(jù)。
如果所述編碼數(shù)據(jù)表示采樣的同步時鐘信號的邊緣時間和極性， 則僅僅具有一個極性的編碼數(shù)據(jù)被選擇并用作時鐘邊緣時間。在時鐘
選擇步驟18，所述的編碼時鐘邊緣時間被路由到時鐘總線。因此，可 以將該時鐘邊緣數(shù)據(jù)路由到多個通道，并且用于一個或多個芯片中。
在存儲器訪問步驟20中，時鐘數(shù)據(jù)被用作指向?qū)?yīng)的編碼數(shù)據(jù)信 號邊緣時間的隨機(jī)存取存儲器地址的指針。在比較步驟22中，將在存 儲器中在所述時鐘地址找到的數(shù)據(jù)邊緣時間與期望值相比較，以確定 是否所表示的數(shù)據(jù)信號邊緣數(shù)據(jù)在所表示的時鐘邊緣時間的預(yù)定的限 制內(nèi)?？梢杂纱俗詣赢a(chǎn)生通過/失敗指示。如在本領(lǐng)域中公知的那樣， 可以通過下述方式管道傳輸通過所述時鐘數(shù)據(jù)尋址的隨機(jī)存取存儲器 中的數(shù)據(jù)，以校正系統(tǒng)路徑延遲將所述數(shù)據(jù)信號的邊緣時間通過序
列存儲位置預(yù)定次數(shù)，以經(jīng)過時鐘信號的邊緣時間所需要的時間來達(dá) 到隨機(jī)存取存儲器。
執(zhí)行采樣步驟IO，以獲取DUT的數(shù)據(jù)信號和/或時鐘信號的狀態(tài)的 緊密相間的讀數(shù)。圖2是示出被測裝置的數(shù)據(jù)信號24和時鐘信號26的相 對定時的一個示例的示意時序圖。顯示出了被測裝置中的數(shù)據(jù)信號24 在邊緣28處改變狀態(tài)的電壓/邏輯電平。時鐘信號26在邊緣30處改變狀 態(tài)。選通32、 34提供緊密相間的脈沖，其中每個脈沖觸發(fā)被測數(shù)據(jù)信 號的狀態(tài)的采樣。
所述采樣由此產(chǎn)生一系列的位36、 38，所述位36、 38用于以緊密
相間地時間間隔來表示被測數(shù)據(jù)或者時鐘信號的狀態(tài)。在表示時鐘信 號的所述系列位38中的狀態(tài)40的改變可以被用作時間基準(zhǔn)，所述時間 基準(zhǔn)用于與表示數(shù)據(jù)信號的所述系列位36中的數(shù)據(jù)信號的狀態(tài)42的比 較。在所述示例性實施例中，在其間進(jìn)行比較之前，如此處參照圖l和 圖4所描述的那樣，進(jìn)一步編碼所述系列的位36和38。
在圖3中示出了用于獲取被測數(shù)據(jù)或者時鐘信號的選通的采樣的 采樣電路62。通過傳統(tǒng)的邊緣產(chǎn)生器產(chǎn)生諸如單個選通脈沖的選通啟 動信號，并且將此選通啟動信號應(yīng)用到延遲線輸入44。 一系列延遲元 件輸出所述選通啟動信號的遞增地延遲的拷貝48。在所述示例性實施 例中，如在本領(lǐng)域中公知的那樣，所述選通啟動信號的遞增地延遲的 拷貝48被引導(dǎo)通過求和電路50，以內(nèi)插在所述延遲元件之間，并且由 此提供所述選通啟動信號的更緊密相間的拷貝52。
在所述示例性實施例中，求和電路50包括求和元件54，其中每個 包括基于具有8個設(shè)置值(即3位控制)的精細(xì)微調(diào)的吉爾伯特單元。 所述設(shè)置值可以被調(diào)整以校正延遲線誤差。通過延遲鎖定環(huán)路56來提 供用于延遲線元件46的速度控制電流。選通啟動信號的每個緊密相間 的延遲拷貝被提供到對應(yīng)的D鎖存器58的時鐘輸入。被測數(shù)據(jù)信號或者 同步時鐘信號60被路由到所述D鎖存器的每個的輸入。結(jié)果，在D鎖存 器中存儲的數(shù)據(jù)表示數(shù)據(jù)信號或者被測時鐘信號的狀態(tài)的二進(jìn)制快 照。在所述示例性實施例中，使用一組31個D鎖存器來捕獲被測信號的 一個31位寬的、選通的表示。
參見圖4來描述用于使用同步時鐘的選通表示來測試在DUT中的 數(shù)據(jù)信號的裝置。將被測信號59和選通61應(yīng)用到采樣電路62。在所述 示例性實施例中，所述采樣電路62是參見圖3詳細(xì)說明的采樣裝置。與 采樣電路62通信的編碼器電路64從采樣電路62接收被測信號的緊密相
間的選通表示，并且將其轉(zhuǎn)換為用于表示邊緣時間和邊緣極性的數(shù)據(jù) 字(即高到低或者低到高)。在所述示例性實施例中，編碼器將邊緣
過渡的31位二進(jìn)制快照轉(zhuǎn)換為6位字。最高有效位用于表示邊緣極性， 剩余的5個位用于表示邊緣時間。雖然為了說明的目的，在此所述的編 碼使用6位字和1位極性表示，但是本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)當(dāng)明白，可 以使用多種其它的字長度，并且可以在本發(fā)明的范圍內(nèi)的其它方案下 編碼所述多種其它的字長度。
在本發(fā)明的示例性實施例中，以大約每秒2千兆字節(jié)從編碼器輸出 6位字。與編碼器64通信的多路分用器66用于以每秒250兆字節(jié)的數(shù)據(jù) 率來將所述數(shù)據(jù)轉(zhuǎn)換為48位字。所述48位字包括表示邊緣時間的8個5 位數(shù)據(jù)字和它們的對應(yīng)的8個單極性位。本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)當(dāng)明 白，不是在所有的情況下都需要進(jìn)行信號的多路分用，可以在本發(fā)明 的范圍內(nèi)選擇各種其它的位率和/或多路分用細(xì)節(jié)。
路由器電路70用于將表示DUT的同步時鐘的信號路由到測試時鐘 總線72上。路由電路70也僅僅選擇具有一個極性的時鐘邊緣時間來表 示系統(tǒng)時鐘，即選擇用于表示時鐘設(shè)置(上極性)的邊緣時間，并且 忽略時鐘復(fù)位(下極性)?？梢栽诙鄠€通道上使用由此路由到測試總 線72的時鐘邊緣時間。
用于表示DUT的數(shù)據(jù)信號的、從多路分用器66輸出的字不被選擇 為時鐘信號，并且被直接地存儲在RAM68中。在所述示例性實施例中， 所述數(shù)據(jù)被存儲在96x40RAM中。本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)當(dāng)明白，可 以在本發(fā)明的范圍內(nèi)使用多個其它的RAM配置。
在測試總線72上的時鐘邊緣時間被用作指針，以尋址在RAM 68中 存儲的數(shù)據(jù)。路由電路74選擇總線上的一個時鐘用作指針，并且將此 時鐘邊緣時間路由到比較電路76。比較電路76向RAM 68提供所述時鐘 邊緣時間來作為地址，并且讀取存儲在此地址的數(shù)據(jù)邊緣時間。將在
RAM中由此尋址的數(shù)據(jù)邊緣時間與時鐘邊緣時間相比較以確定其間的差。
比較電路78將數(shù)據(jù)邊緣和同步時鐘邊緣之間的差的期望值77與由 比較電路76找到的差相比較，所述比較電路78按照是否與期望值的差 在指定的限制內(nèi)來輸出每個比較的通過或者失敗信號80。
因此，本發(fā)明的各個實施例提供了一種用于以其精確的邊緣時間 和在對應(yīng)的邊緣時間的過渡極性來表示被測信號的方法。如此表示的 邊緣時間和極性被存儲，用于與諸如被測裝置的同步時鐘的定時信號 相比較。定時信號邊緣時間的這個表示可以被提供到時鐘總線以用于 整個測試系統(tǒng)，例如，與在RAM中的對應(yīng)的數(shù)據(jù)信號邊緣時間相比較。 可以相對于期望值查看這樣的比較的結(jié)果，以確定被測裝置是否符合 測試規(guī)格。
雖然在此以選通脈沖的形式一般地說明了本發(fā)明的示例性實施 例，但是本領(lǐng)域內(nèi)的普通技術(shù)人員應(yīng)當(dāng)明白選通脈沖可以包括在各種 波形形式的循環(huán)中應(yīng)用的門限電壓，以觸發(fā)對應(yīng)的鎖存器，所述波形 形式諸如方波信號、正弦波信號、三角波、脈沖等。例如，可以想象， 在本發(fā)明的所述示例性實施例中，矩形波脈沖的前緣可以被用作選通 脈沖。
雖然此處以由一系列順序的延遲元件產(chǎn)生的選通來一般地描述本 發(fā)明的示例性實施例，但是本領(lǐng)域內(nèi)的普通技術(shù)人員應(yīng)當(dāng)明白，在不 偏離本發(fā)明的范圍的情況下，可以以多種替代配置來配置所述延遲元 件。例如，可以想象，在本發(fā)明的范圍內(nèi)，可以向并行排列而不是串 行排列的多個延遲元件應(yīng)用選通啟動脈沖。也可以想象，在本發(fā)明的 范圍內(nèi)，可以配置串行和并行延遲元件的組合以提供選通啟動信號的 多個緊密相間的拷貝。
雖然已經(jīng)在此以自動測試設(shè)備的形式描述了本發(fā)明的示例性實施 例，但是本領(lǐng)域內(nèi)的普通技術(shù)人員應(yīng)當(dāng)明白，本發(fā)明可以用于許多其 它的信號比較操作中。例如，可以想象，本發(fā)明可在無限數(shù)量的高速 處理應(yīng)用中被用作定時元件。
應(yīng)當(dāng)明白，可以對在此公開的實施例作出各種修改。因此，上述 的說明不應(yīng)當(dāng)被理解為限制性的，而是僅僅被理解為各種實施例的示 例。本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)當(dāng)在所附的權(quán)利要求的范圍和精神內(nèi)想象 其它修改。
權(quán)利要求
1.一種用于測試同步總線的定時的方法，所述方法包括向被測裝置的數(shù)據(jù)信號應(yīng)用選通，所述選通具有多個脈沖；在所述選通的每個脈沖時存儲所述數(shù)據(jù)信號的狀態(tài)；向所述被測裝置的同步時鐘信號應(yīng)用所述選通；以及將所存儲的數(shù)據(jù)信號的狀態(tài)與在所述選通的每個脈沖時的所述時鐘信號的狀態(tài)相比較；其中，所述選通的頻率大于或等于所述數(shù)據(jù)信號的頻率和所述同步時鐘信號的頻率。
2. 按照權(quán)利要求l的方法，還包括在對應(yīng)于發(fā)生所述時鐘信號 的狀態(tài)改變的選通的選通脈沖的時間，讀取所存儲的數(shù)據(jù)信號的狀態(tài)。
3. 按照權(quán)利要求l的方法，還包括通過對其間的選通脈沖計數(shù)， 確定在所述數(shù)據(jù)信號的狀態(tài)改變和所述時鐘信號的狀態(tài)改變之間的延 遲。
4. 按照權(quán)利要求l的方法，其中，所述選通包括多個均勻相間的選通脈沖o
5. 按照權(quán)利要求l的方法，其中，通過下述方式來產(chǎn)生所述選通 產(chǎn)生第一脈沖；向延遲電路應(yīng)用所述第一脈沖，其中，所述延遲電路包括延遲元 件；以及提供在所述延遲元件的每一個之間的連接，以接收所述第一脈沖 的多個依序延遲的拷貝。
6. 按照權(quán)利要求5的方法，其中，所述延遲電路包括一連續(xù)系列 的所述延遲元件。
7. 按照權(quán)利要求5的方法，其中，所述延遲電路通過延遲鎖定環(huán) 路控制，其中，所述延遲元件包括可控求和元件，所述可控求和元件 可調(diào)諧以校正延遲線誤差。
8. 按照權(quán)利要求l的方法，其中，所述選通通過下述方式被應(yīng)用 到所述的數(shù)據(jù)信號或者時鐘信號向多個鎖存器的對應(yīng)鎖存器應(yīng)用作為鎖存器時鐘信號的所述選通 的每個脈沖；將所述的數(shù)據(jù)信號或者時鐘信號應(yīng)用到所述鎖存器的每一個的輸 入；以及接收所述的數(shù)據(jù)信號或者時鐘信號的狀態(tài)，作為所述鎖存器的每 一個的輸出。
9. 按照權(quán)利要求l的方法，其中，所述存儲包括 并行接收所述數(shù)據(jù)信號的狀態(tài)作為一系列采樣；以及 將所述選通采樣編碼為標(biāo)識狀態(tài)改變的時間和極性的數(shù)字字。
10. 按照權(quán)利要求9的方法，還包括多路分用所述數(shù)字字以降低所述字的數(shù)據(jù)傳送率。
11. 按照權(quán)利要求10的方法，還包括將多路分用的字以降低的傳送率存儲在隨機(jī)存取存儲器中。
12. 按照權(quán)利要求ll的方法，其中，通過下述方式來執(zhí)行所述比較選擇所述多路分用的字，所述多路分用的字標(biāo)識具有設(shè)置極性位 的時鐘信號的邊緣時間；以及使用所述多路分用的字來作為指向所述隨機(jī)存取存儲器的指針。
13. 按照權(quán)利要求12的方法，還包括向總線上的多個通道分發(fā) 所選擇的字，其中，所述所選擇的字用作指向接收通道上的隨機(jī)存取 存儲器的指針。
14. 按照權(quán)利要求12的方法，還包括將通過所選擇的字尋址的隨機(jī)存取存儲器中的數(shù)據(jù)與期望的數(shù)據(jù) 相比較；以及提供作為所述比較的結(jié)果的通過或者失敗指示。
15. 按照權(quán)利要求14的方法，其中，通過所選擇的字尋址的隨機(jī) 存取存儲器中的所述數(shù)據(jù)被管線輸送以校正系統(tǒng)路徑延遲。
16. 按照權(quán)利要求9的方法，其中，所述編碼步驟產(chǎn)生6位字，其5 個位標(biāo)識所述狀態(tài)改變的時間，以及一個位標(biāo)識所述狀態(tài)改變的極性。
17. —種用于測試數(shù)據(jù)信號的定時的方法，所述方法包括 向第一多個延遲元件應(yīng)用第一選通啟動脈沖以產(chǎn)生所述第一選通啟動脈沖的多個延遲拷貝；向第一多個鎖存器的每一個的輸入應(yīng)用數(shù)據(jù)信號；向所述第一多個鎖存器的對應(yīng)鎖存器應(yīng)用作為鎖存器時鐘信號的 所述第一選通啟動脈沖的所述多個延遲拷貝的每一個，由此獲取所述 數(shù)據(jù)信號的多個釆樣；編碼所述數(shù)據(jù)信號的所述多個采樣以形成第一數(shù)字字，所述第一 數(shù)字字標(biāo)識所述數(shù)據(jù)信號中狀態(tài)改變的時間和極性；將所述第一數(shù)字字存儲在隨機(jī)存取存儲器中；向第二多個延遲元件應(yīng)用第二選通啟動脈沖以產(chǎn)生所述第二選通啟動脈沖的多個延遲拷貝；向第二多個鎖存器的每一個的輸入應(yīng)用時鐘信號；向所述第二多個鎖存器的對應(yīng)鎖存器應(yīng)用作為鎖存器時鐘信號的 所述第二選通啟動脈沖的所述多個延遲拷貝的每一個，由此獲得所述 時鐘信號的多個采樣；編碼所述時鐘信號的所述多個采樣以形成第二數(shù)字字，所述第二 數(shù)字字標(biāo)識所述時鐘信號中狀態(tài)改變的時間和極性；以及通過將所述第二數(shù)字字與所述第一數(shù)字字相比較，確定在所述數(shù) 據(jù)信號中的所述狀態(tài)改變和所述時鐘信號中的所述狀態(tài)改變之間的延 遲。
18. 按照權(quán)利要求17的方法，還包括提供所述第二數(shù)字字，以用于通過將所述第二數(shù)字字路由到時鐘 上而測試多個通道的所述定時。
19. 一種用于測試同步總線的定時的裝置，所述裝置包括釆樣器，所述采樣器包括多個漸增的選通延遲，其中每一個所述 選通延遲觸發(fā)對應(yīng)的鎖存器，所述對應(yīng)的鎖存器采樣數(shù)據(jù)信號或者時鐘信號以形成采樣數(shù)據(jù)；與所述采樣器通信的編碼器，所述編碼器將所述的采樣數(shù)據(jù)或時 鐘信號變換為二進(jìn)制字中的邊緣時間數(shù)據(jù)和極性數(shù)據(jù)；與所述編碼器通信的存儲器，如果所述釆樣是數(shù)據(jù)信號采樣，則 所述存儲器將所述二進(jìn)制字存儲為數(shù)據(jù)二進(jìn)制字；與所述編碼器通信的路由電路，如果所述采樣是采樣時鐘信號， 則所述路由電路選擇具有設(shè)置極性的所述二進(jìn)制字，并且將所述二進(jìn) 制字作為時鐘時間數(shù)據(jù)路由到時鐘總線上；與所述時鐘總線通信的存儲器地址線，所述存儲器地址線被配置 為選擇時鐘時間數(shù)據(jù)，并且使用所述時鐘時間數(shù)據(jù)來尋址存儲在所述 存儲器中的所述數(shù)據(jù)二進(jìn)制字；第一比較電路，所述第一比較電路與所述存儲器通信，用于將所 述時鐘時間數(shù)據(jù)與存儲在所述存儲器中的所述數(shù)據(jù)二進(jìn)制字相比較；第二比較電路，所述第二比較電路與所述第一比較電路通信，所 述第二比較電路將在特定時鐘時間的所述數(shù)據(jù)二進(jìn)制字的期望值與由 在所述存儲器中的數(shù)據(jù)二進(jìn)制字表示的實際值相比較。
20.按照權(quán)利要求19的裝置，還包括與所述編碼器通信的多路分 用電路，其中，所述多路分用電路降低向所述存儲器中的數(shù)據(jù)傳送的速率。
全文摘要
一種測試系統(tǒng)定時的方法，其模擬被測裝置上的同步時鐘的定時?？梢酝ㄟ^將邊緣產(chǎn)生器路由到具有遞增的延遲值的延遲元件來產(chǎn)生選通脈沖?？蓪?shù)據(jù)信號或者同步時鐘信號應(yīng)用到通過所述選通脈沖計時的一組鎖存器的每一個的輸入。編碼器可以將由此鎖存的系列采樣轉(zhuǎn)換為表示所述采樣信號的邊緣時間和極性的字。如果所述采樣信號是數(shù)據(jù)信號，則所述字可以被存儲在存儲器中。如果所述采樣信號是時鐘信號，則所述字被路由到時鐘總線，并且用于尋址存儲器。提供了在時鐘邊緣時間和數(shù)據(jù)邊緣時間之間的差，并且可以將所述差值與期望值相比較。
文檔編號G11C7/00GK101375346SQ200680035221
公開日2009年2月25日 申請日期2006年9月22日 優(yōu)先權(quán)日2005年9月23日
發(fā)明者歐內(nèi)斯特·P·沃克, 羅納德·A·薩特斯奇夫 申請人:泰拉丁公司