專利名稱：集成電路以及字符線驅(qū)動器的制作方法
技術領域：
本發(fā)明有關于集成電路的設計，特別是有關于字符線驅(qū)動器的設計。
背景技術：
半導體內(nèi)存的核心部份包括至少一二維的內(nèi)存單元數(shù)組，其中儲存 了信息。 一般而言，字符線用來選取啟動單元的列以及位線用來選取行， 以存取，亦即讀或?qū)憜卧?。當字符線以及一位被啟動時， 一個連接于其 上的特定的內(nèi)存單元被選取。
隨著內(nèi)存密度的增加，在字符線驅(qū)動器的數(shù)量或在單一字符在線的 內(nèi)存單元數(shù)量也將增加，在這兩種情形下，字符線驅(qū)動器的整體尺寸將 增加。大的字符線驅(qū)動器尺寸造成大量的漏電現(xiàn)象。事實上，在靜態(tài)隨
機存取內(nèi)存(SRAM)中，字符線驅(qū)動器的漏電現(xiàn)象約占了超過SRAM 芯片的整體漏電的一半。
在雙端口SRAM中，由于讀取以及寫入利用分別的字符線，因此字 符線驅(qū)動器的數(shù)量將變?yōu)閮杀?。如此不僅增加一個芯片的漏電現(xiàn)象，也 占用了較大的芯片區(qū)域。在一個假(pseudo)雙端口臨時文件例子中， 速度不是那么重要，因此同時的讀取以及寫入可借由在一個周期中讀取 一個單元后再寫入來實現(xiàn)。如此，只需要一字符線，且內(nèi)存單元可為一 般的六晶體管(6-T) SRAM單元。
因此，需要一種可觸發(fā)(assert)字符線以在假雙端口臨時文件上進 行讀取或?qū)懭氩僮鞯淖址€設計。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的即在于提供一種集成電路(IC)的設計方 式，特別是有關于字符線驅(qū)動器的設計方式。
基于上述目的，本發(fā)明提供一種集成電路。在依據(jù)本發(fā)明的實施例
中，此集成電路包括第一以及第二降壓電路，分別地由第一以及第二信 號所控制，且耦接于第一節(jié)點以及低電壓電源供應(VSS);以及可控制 的升壓電路，耦接于該第一節(jié)點以及互補高電壓電源供應(Vcc)，其中
當該第一或該第二信號觸發(fā)(assert)至既定邏輯狀態(tài)時，該第一節(jié)點被 降壓至邏輯低準位(LOW)狀態(tài)。
在另一實施例中，此集成電路為一種字符線(WL)驅(qū)動器，適用于 假雙端口內(nèi)存。此字符線驅(qū)動器包括第一以及第二降壓電路，分別地由 第一以及第二譯碼的地址信號所控制，且耦接于第一節(jié)點以及低電壓電 源供應(Vss);可控制的升壓電路，耦接于該第一節(jié)點以及互補高電壓 電源供應(Vcc);以及既定數(shù)量的反向器，串接于該第一節(jié)點以及預期 將被該字符線驅(qū)動器所驅(qū)動的字符線之間，其中當該第一或該第二信號 觸發(fā)至第一既定邏輯狀態(tài)時，該字符線被觸發(fā)至第二既定邏輯狀態(tài)。
為使本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文 特舉出較佳實施例，并配合所附圖式，作詳細說明如下。


圖1顯示現(xiàn)有8-T雙端口靜態(tài)隨機存取內(nèi)存(SRAM)單元的示意圖。
圖2A顯示現(xiàn)有雙端口內(nèi)存模塊的模塊示意圖。
圖2B顯示現(xiàn)有假雙端口內(nèi)存模塊的模塊示意圖。
圖3顯示依據(jù)本發(fā)明第一實施例的假雙端口內(nèi)存模塊的讀-寫字符線 驅(qū)動器的示意圖。
圖4A至圖4D顯示如圖3所示的本發(fā)明第一實施例的操作時序圖。
圖5顯示依據(jù)本發(fā)明第二實施例的假雙端口內(nèi)存模塊的另一讀-寫字 符線驅(qū)動器的示意圖。
圖6顯示應用于圖5所示的讀-寫字符線驅(qū)動器中的驅(qū)動器選取電路 的實作方式。
圖7A至圖7D顯示本發(fā)明第二實施例的操作時序圖。 其中附圖標記說明如下
100 8-T雙端口 SRAM單元；102 6-TSRAM單元；104 讀取路徑； Vss 低電壓電源供應；130、 135 傳送閘晶體管；140 寫入字符線；150、 155~位線；C、 D 節(jié)點；160-讀取字符線(WL) ; 170、 175 N型金屬 氧化物半導體(NMOS)晶體管；180~讀取位線(BL) ; 200 雙端口內(nèi) 存模塊；210 內(nèi)存數(shù)組；220 輸入/輸出模塊；230 寫入端口字符線譯碼 器模塊；235 寫入端口字符線驅(qū)動器模塊；240 寫入端口控制模塊；250 讀取端口字符線譯碼器模塊；255 讀取端口字符線驅(qū)動器模塊；260~讀 取端口控制模塊；270 雙端口內(nèi)存模塊；275 內(nèi)存數(shù)組；280~讀-寫字符 線驅(qū)動器；282
字符線驅(qū)動器；290~讀-寫控制模塊；300 雙端口 內(nèi)存模塊；RX[O: n]、 RX[x] 讀取地址信號；WX[O: n]、 WX[x] 寫入地 址信號；310[x] 讀取降壓模塊；312[x] N型金屬氧化物半導體(NMOS) 晶體管；320[x] 寫入降壓模塊；322[x] NMOS晶體管；330[x] 升壓模塊； 332[x]、 334[x] PNMOS晶體管；340[x] 反向驅(qū)動器；MB[x] 節(jié)點；Vcc 高電壓電源供應；CLK 頻率；401、 402、 403、 404 頻率周期；411、 414、 415、楊、417、 418、 421、 423、 425、 427、 431、 435、 437、 444、 446、 448 時間周期；WL[O]、 WL[n] 字符線；500 雙端口內(nèi)存模塊；510[x]~ 讀取驅(qū)動器選取模塊；520[x] 寫入驅(qū)動器選取模塊；530[x] 升壓模塊； 532[x] PMOS晶體管；540[x] 反向驅(qū)動器；582[x] 字符線驅(qū)動器；WS、 RS WLP 信號；600 實作方式；612、 614 PMOS晶體管；620、 622 NMOS 晶體管；701、 702、 703、 704 頻率周期;711、 714、 715、 716、 717、 718、 719、 721、 722、 731、 733、 735、 736、 737、 738、 741、 751、 755、 756、 758、 761、 774、 775、 777、 779、 782 時間周期。
具體實施例方式
本發(fā)明公開一種新穎的字符線驅(qū)動器設計，適用于假雙端口內(nèi)存。 圖1顯示現(xiàn)有8-T雙端口靜態(tài)隨機存取內(nèi)存(SRAM)單元100的示 意圖。8-T雙端口 SRAM單元IOO包括現(xiàn)有的6-T SRAM單元102以及 由兩個串接于讀取位線(BL) 180以及低電壓電源供應(Vss)之間的N 型金屬氧化物半導體(NMOS)晶體管170以及175所形成的讀取路徑 104。讀取路徑104具有一個讀取字符線(WL) 160，與在6-TSRAM單 元102中的寫入字符線140分開?，F(xiàn)有的6-T SRAM單元102為兩個反 向器互耦類型，有寫入字符線140連接至傳送閘晶體管130以及135，借
由一對的互補位線150以及155控制6-T SRAM單元102的儲存節(jié)點C 以及D的存取。
圖2A顯示現(xiàn)有雙端口內(nèi)存模塊200的模塊示意圖，其中雙端口內(nèi)存 模塊200具有由圖1中所示的8-T雙端口 SRAM單元IOO所形成的內(nèi)存 數(shù)組210。輸入/輸出模塊220包括感應放大器以及行譯碼器(未繪示)， 并且兩者皆連接至內(nèi)存數(shù)組210的BL。內(nèi)存模塊200據(jù)有分開的寫入以 及讀取WL。寫入字符線由寫入端口字符線譯碼器模塊230以及寫入端口 字符線驅(qū)動器模塊235所控制，且寫入端口字符線譯碼器模塊230以及 寫入端口字符線驅(qū)動器模塊235兩者都由寫入端口控制模塊240所控制。 讀取WL由讀取端口字符線譯碼器模塊250以及讀取端口字符線驅(qū)動器 模塊255所控制，且讀取端口字符線譯碼器模塊250以及讀取端口字符 線驅(qū)動器模塊255兩者都由讀取端口控制模塊260所控制。
為了進行比較，圖2B顯示現(xiàn)有假雙端口內(nèi)存模塊270的模塊示意圖。 取代在雙端口內(nèi)存模塊200中同時的讀取以及寫入操作，假雙端口內(nèi)存 模塊270在單一周期內(nèi)執(zhí)行讀取操作之后接著執(zhí)行寫入操作，因此不需 要分開的讀取以及寫入字符線。內(nèi)存數(shù)組275可由現(xiàn)有的6-T SRAM單 元所實現(xiàn)。請參照圖2B，寫入端口字符線譯碼器模塊230以及讀取端口 字符線譯碼器模塊250仍然保持分開。然而，此處卻只有合成的讀-寫字 符線驅(qū)動器模塊280，以及合成的讀-寫控制模塊290。
圖3顯示依據(jù)本發(fā)明第一實施例的假雙端口內(nèi)存模塊300的讀-寫字 符線驅(qū)動器模塊280的示意圖。讀-寫字符線驅(qū)動器模塊280具有n+l個 的字符線驅(qū)動器282
，以驅(qū)動n+l個個別的WL。讀取端口字符線 譯碼器模塊250借由觸發(fā)讀取地址信號RX
中的選取信號，產(chǎn)生讀 取用的WL地址。類似地，寫入端口字符線譯碼器模塊230借由觸發(fā)寫 入地址信號WX[O: n]中的選取信號，產(chǎn)生寫入用的WL地址。 一般而言， 在一個時間內(nèi)只有一個地址會被選取，且觸發(fā)地址信號RX或WX將其 信號變?yōu)檫壿嫺邷饰?HIGH)狀態(tài)，而未被觸發(fā)的地址信號則維持在邏 輯低準位(LOW)狀態(tài)。
請參照圖3，字符線驅(qū)動器282[x]，其中x為介于0到n之間的整數(shù)， 包括讀取降壓模塊310[x]、寫入降壓模塊320[x]、升壓模塊330[x]以及反
向驅(qū)動器340[x]。讀取降壓模塊310[x]可以N型金屬氧化物半導體 (NMOS)晶體管312[x]實現(xiàn)，其具有源極耦接至低電壓電源供應(Vss)、 柵極耦接至讀取地址信號RX[x]以及源極耦接至節(jié)點MB[x]，其當作輸入 端送至反向驅(qū)動器340[x]。類似地，寫入降壓模塊320[x]可以NMOS晶 體管322[x]實現(xiàn)，其具有源極耦接至Vss、柵極耦接至寫入地址信號WX[x] 以及源極耦接至節(jié)點MB[x]。當信號RX[x]或WX[x]中其中一個或是兩者 同時被觸發(fā)至邏輯高準位狀態(tài)時，NMOS晶體管312[x]或NMOS晶體管 322[x]或兩者都將被導通，使得節(jié)點MB[x]變?yōu)閂ss。
升壓模塊330[x]可以兩個串聯(lián)的P型金屬氧化物半導體(PMOS)晶 體管332[x]以及334[x]來實現(xiàn)，其耦接于互補高電壓電源供應(Vcc)以 及節(jié)點MB[x]之間。PMOS晶體管332[x]的柵極耦接至讀取地址信號 RX[x]。 PMOS晶體管334[x]的柵極耦接至寫入地址信號WX[x]。請注意， 若將信號WX[x]或信號RX[x]的連接互換并沒有差異。當信號RX[x]或 WX[x]中其中一個或是兩者同時被觸發(fā)至邏輯高準位狀態(tài)時，PMOS晶體 管332[x]或PMOS晶體管334[x]或兩者將被關閉，將節(jié)點MB[x]從被升 壓至Vcc的情形下釋放。在如前述的情形下，NMOS晶體管312[x]或 NMOS晶體管322[x]或兩者將使得節(jié)點MB[x]拉至Vss。接著，對應的 WL將被觸發(fā)至邏輯高準位狀態(tài)，且其它未選取的WL維持在邏輯低準位 狀態(tài)。
圖4A至圖4D顯示如圖3所示的本發(fā)明第一實施例的操作時序圖。 圖4A顯示讀取以及寫入都發(fā)生在單一周期內(nèi)但是在不同WL上。在頻率 (CLK)周期401內(nèi)，在時間周期411以及414時，經(jīng)由存取不同的WL， 讀取地址RX[O]以及寫入地址WX[n]兩者分別被觸發(fā)至邏輯高準位狀態(tài)。 RX[O]用以在WL[O]上執(zhí)行讀取操作，WX[n]用以在WL[n]上執(zhí)行寫入操 作。請同時參照第圖3以及圖4A，被觸發(fā)的RX[O]在時間周期411時導 通NMOS晶體管312
且關閉PMOS晶體管332
，使得在對應于時間 周期411的時間周期415時，節(jié)點MB[O]被降壓至Vss，因此，在時間周 期417時，WL[O]被觸發(fā)。類似地，被觸發(fā)的WX[n]在時間周期414時導 通NMOS晶體管322[n]且關閉PMOS晶體管334[n]，使得在對應于時間 周期414的時間周期416時，節(jié)點MB[n]被降壓至Vss，因此，對應于時
間周期416的時間周期418時，WL[n]被觸發(fā)至邏輯高準位狀態(tài)。
圖4B顯示讀取以及寫入都發(fā)生在單一周期內(nèi)且在同一 WL上。在頻 率(CLK)周期402內(nèi)，在時間周期421以及423時，讀取地址RX[O] 以及寫入地址WX[O]兩者分別被觸發(fā)至邏輯高準位狀態(tài)。RX[O]用以在 WL[O]上執(zhí)行讀取操作，WX[O]用以在WL[O]上執(zhí)行寫入操作。時間周期 423緊接在時間周期421之后，因此寫入操作緊接在讀取操作之后。請同 時參照圖3以及圖4B，被觸發(fā)的RX[O]在時間周期421時導通NMOS晶 體管312
且關閉PMOS晶體管332
。接著，WX[O]在時間周期423 時導通NMOS晶體管322
且關閉PMOS晶體管334
。于是，節(jié)點 MB[O]在對應于時間周期421以及423的總和的時間周期425時被降壓至 Vss。被降壓的節(jié)點MB[O]因此在對應于時間周期425的時間周期427時 觸發(fā)WL[O]至邏輯髙準位狀態(tài)。
圖4C顯示只有讀取發(fā)生在頻率(CLK)周期403內(nèi)，亦即在時間周 期431時，只有讀取地址RX[O]被觸發(fā)至邏輯高準位狀態(tài)，以執(zhí)行讀取操 作。被觸發(fā)的RX
導通NMOS晶體管312
且關閉PMOS晶體管332
， 因此節(jié)點MB[O]在對應于時間周期431的時間周期435時被降壓至Vss。 被降壓的節(jié)點MB[O]因此在對應于時間周期435的時間周期437時觸發(fā) WL[O]至邏輯高準位狀態(tài)。
圖4D顯示只有寫入發(fā)生在頻率(CLK)周期404內(nèi)，亦即在時間周 期444時，只有寫入地址WX[n]被觸發(fā)至邏輯高準位狀態(tài)，以執(zhí)行寫入 操作。被觸發(fā)的WX[n]導通NMOS晶體管322[n]且關閉PMOS晶體管 334[n]，因此節(jié)點MB[n]在對應于時間周期444的時間周期446時被降壓 至Vss。被降壓的節(jié)點MB[n]因此在對應于時間周期446的時間周期448 時觸發(fā)WL[n]至邏輯高準位狀態(tài)。
明顯地，由于讀取及寫入操作在一個周期的兩個非重疊時間周期執(zhí) 行，寫入操作以及讀取操作彼此獨立的。因此，寫入以及讀取兩者可同 時發(fā)生在單一周期內(nèi)，在同一地址或不同地址，或者寫入以及讀取可個 別地發(fā)生在不同的周期。
圖5顯示依據(jù)本發(fā)明第二實施例的假雙端口內(nèi)存模塊500的另一讀-寫字符線驅(qū)動器的示意圖。內(nèi)存模塊500以及內(nèi)存模塊300的差異在于字符線驅(qū)動器582[x]的結(jié)構以及讀-寫控制邏輯，其中x為介于0到n之 間的整數(shù)。字符線驅(qū)動器582[x]包括讀取驅(qū)動器選取模塊510[x]、寫入 驅(qū)動器選取模塊520[x]、升壓模塊530[x]以及反向驅(qū)動器540[x]。信號 WS以及RS由讀-寫控制模塊290所產(chǎn)生，且同時耦接至讀取驅(qū)動器選取 模塊510[x]以及寫入驅(qū)動器選取模塊520[x]。請注意，信號WS耦接至 讀取驅(qū)動器選取模塊510[x]的一個輸入端1，而信號WS耦接至寫入驅(qū)動 器選取降壓模塊520[x]的一個輸入端2。類似地，信號RS耦接至讀取驅(qū) 動器選取模塊510[x]的一個輸入端2，而信號WS耦接至寫入驅(qū)動器選取 模塊520[x]的一個輸入端1。 一個讀取地址信號RX[x]耦接至讀取驅(qū)動器 選取模塊510[x]的一個輸入端3。一個寫入地址信號WX[x]耦接至寫入驅(qū) 動器選取模塊520[x]的一個輸入端3。讀取驅(qū)動器選取模塊510[x]以及寫 入驅(qū)動器選取模塊520[x]兩者的輸出端耦接至節(jié)點MB[x],并當作反向 驅(qū)動器540[x]的輸入端。信號WLP也由讀-寫控制模塊290所產(chǎn)生，且 耦接至所有升壓模塊530
。升壓模塊530[x]耦接于Vcc以及節(jié)點 MB[x]之間。當信號WLP被觸發(fā)時，升壓模塊530[x]可被關閉，使得節(jié) 點MB[x]停止被升壓至Vcc。
參見圖5，升壓模塊530[x]可簡單地以PMOS晶體管532[x]來實現(xiàn)， 其具有源極耦接至Vcc、柵極耦接至信號WLP以及源極耦接至節(jié)點 MB[x]。當信號WLP被觸發(fā)至邏輯高準位狀態(tài)時，PMOS晶體管532[x] 將被關閉，且節(jié)點MB[x]將不再被升壓至Vcc。接著，當讀取驅(qū)動器選取 模塊510[x]或?qū)懭腧?qū)動器選取模塊520[x]或兩者同時被觸發(fā)至邏輯低準 位狀態(tài)時，節(jié)點MB[x]將被降壓至Vss，因此WL[x]將被觸發(fā)至邏輯高準 位狀態(tài)。
圖6顯示讀取驅(qū)動器選取模塊510[x]以及寫入驅(qū)動器選取模塊520[x] 以及的實作方式600的示意圖。兩個串接的PMOS晶體管610以及612 以及兩個串接的NMOS晶體管620以及622串接于Vcc以及Vss之間。 PMOS晶體管610的源極以及柵極分別耦接至Vcc以及輸入端1。 NMOS 晶體管622的源極以及柵極分別耦接至Vss以及輸入端2。 PMOS晶體管 612以及NMOS晶體管620的柵極接在起且耦接至輸入端3。PMOS晶體 管612以及NMOS晶體管620的源極接在起且耦接至輸出端4。當利用
實作600來取代讀取驅(qū)動器選取模塊510[x]以及寫入驅(qū)動器選取模塊 520[x]時，實作600的輸出入端的號碼符合讀取驅(qū)動器選取模塊510[x] 以及寫入驅(qū)動器選取模塊520[x]的輸出入端的號碼。舉例來說，實作600 的輸出入端1符合讀取驅(qū)動器選取模塊510[x]的輸出入端1以及寫入驅(qū) 動器選取模塊520[x]的輸出入端1。
當讀取驅(qū)動器選取模塊510[x]以實作600加以實現(xiàn)時，模塊510[x] 被設計成具有兩種的輸出， 一種為邏輯低準位狀態(tài)，而另一種為高阻抗 (HIGH-Z)狀態(tài)。為了使模塊510[x]輸出為邏輯低準位狀態(tài)，信號RX[x] 以及RS必須被觸發(fā)至邏輯高準位狀態(tài)。經(jīng)過設計，信號RS以及WS將 不會同時地被觸發(fā)。為了使模塊510[x]輸出為高阻抗(HIGH-Z)狀態(tài)， 信號RX[x]以及RS必須維持在邏輯低準位狀態(tài)，且信號WS必須被觸發(fā) 至邏輯高準位狀態(tài)。類似地，當寫入驅(qū)動器選取模塊520[x]以實作600 加以實現(xiàn)時，模塊520[x]被設計成具有兩種的輸出， 一種為邏輯低準位 狀態(tài)，而另一種為高阻抗(HIGH-Z)狀態(tài)。為了使模塊520[x]輸出為邏 輯低準位狀態(tài)，信號WX[x]以及WS必須被觸發(fā)至邏輯高準位狀態(tài)，且 信號RS必須維持在邏輯低準位狀態(tài)，如同前述的經(jīng)過設計，信號RS以 及WS將不會同時地被觸發(fā)。為了使模塊520[x]輸出為高阻抗(HIGH-Z) 狀態(tài)，信號WX[x]以及WS必須維持在邏輯低準位狀態(tài)，且信號RS必須 被觸發(fā)至邏輯高準位狀態(tài)。經(jīng)過設計，當模塊510[x]輸出為邏輯高準位 狀態(tài)時，模塊520[x]的輸出必須為高阻抗(HIGH-Z)狀態(tài)，反之亦然， 以預防過度的活動電流流經(jīng)模塊510[x]以及模塊520[x]之間。當未被尋 址到的WL[x]將被觸發(fā)時，其對應的模塊510[x]以及模塊520[x]兩者輸出 都為邏輯低準位狀態(tài)，并且升壓模塊530[x]維持將節(jié)點MB[x]升壓，并 且借由將信號WS、 RS、 RX[x]、 WS[x]以及WLP送至邏輯低準位狀態(tài)實 現(xiàn)。
圖7A至圖7D顯示本發(fā)明第二實施例的操作時序圖。此處讀取驅(qū)動 器選取模塊510[x]以及寫入驅(qū)動器選取模塊520[x]以如圖6所示的實作 600加以取代。圖7A顯示讀取以及寫入都發(fā)生在單一周期內(nèi)但是在不同 WL上。在頻率(CLK)周期701內(nèi)，在時間周期711以及714時，經(jīng)由 存取不同的WL，讀取地址RX[O]以及寫入地址WX[n]兩者分別被觸發(fā)至
邏輯高準位狀態(tài)。RX[O]用以在WL[O]上執(zhí)行讀取操作，WX[n]用以在 WL[n]上執(zhí)行寫入操作。頻率周期711以及714為重疊。事實上，其可由 同信號所驅(qū)動。信號WLP于同時對應于時間周期711以及時間周期714 的時間周期715時被觸發(fā)至邏輯高準位狀態(tài)，或者時間周期711、 714以 及715可具有約略相同的長度。信號RS在用以讀取的時間周期716時， 被觸發(fā)至邏輯高準位狀態(tài)，接著信號WS在時間周期717時，被觸發(fā)至 邏輯高準位狀態(tài)。經(jīng)過設計，時間周期716以及717可不重疊。時間周 期716可上升較晚于時間周期711，且時間周期717可下降較早于時間周 期714。由于信號RX[O]、 RS以及WLP的觸發(fā)，節(jié)點MB[O]在時間周期 718時被降壓至邏輯低準位狀態(tài)，并且字符線WL[O]在時間周期721時被 觸發(fā)至邏輯高準位狀態(tài)。時間周期718以及721皆對應于時間周期716。 由于信號WX[O]、 WS以及WLP的觸發(fā)，節(jié)點MB[n]在時間周期719時 被降壓至邏輯低準位狀態(tài)，并且字符線WL[n]在時間周期722時被觸發(fā) 至邏輯高準位狀態(tài)。時間周期719以及722皆對應于時間周期717。
圖7B顯示讀取以及寫入都發(fā)生在單一周期內(nèi)且在同一 WL上。在頻 率(CLK)周期702內(nèi)，在時間周期731以及733時，讀取地址RX[O] 以及寫入地址WX[O]兩者分別被觸發(fā)至邏輯高準位狀態(tài)。RX[O]用以在 WL[O]上執(zhí)行讀取操作，WX[O]用以在WL[O]上執(zhí)行寫入操作。信號WLP 在時間周期735時被觸發(fā)至邏輯高準位狀態(tài)，其中時間周期735同時對 應于時間周期731以及733。類似于第7A圖所示的例子，信號RS在時 間周期736時，被觸發(fā)至邏輯高準位狀態(tài)以對WL[O]執(zhí)行讀取操作，且 信號WS在時間周期737時，被觸發(fā)至邏輯高準位狀態(tài)以寫入至WL[O]。 時間周期736后接著時間周期737，因此寫入操作緊接在讀取操作之后。 由于信號RS以及WS的觸發(fā)，以及信號RX[O]、 WX[O]以及WLP，節(jié)點 MB[O]在時間周期738 (約為時間周期736以及時間周期737的總和)時 被降壓至邏輯低準位狀態(tài)，因此字符線WL[O]在對應于時間周期738的 時間周期741時被觸發(fā)至邏輯高準位狀態(tài)。
圖7C顯示只有讀取發(fā)生在頻率(CLK)周期703內(nèi)，亦即在時間周 期751時，只有讀取地址RX[O]被觸發(fā)至邏輯高準位狀態(tài)，以執(zhí)行讀取操 作。任何本領域的技術人員皆知，圖7C所示的例子類似于圖7A所示的
例子，差別在于只有信號RS在時間周期756時被觸發(fā)至邏輯高準位狀態(tài)。 信號WLP在時間周期755時被觸發(fā)至邏輯高準位狀態(tài)，只用來覆蓋時間 周期756，亦即，信號WLP以及RS上升以及下降在約相同的時間。節(jié) 點MB[O]在時間周期758時被降壓至邏輯低準位狀態(tài)，因此字符線WL[O] 在時間周期761時被觸發(fā)至邏輯高準位狀態(tài)。其中，時間周期758以及 時間周期761皆對應于時間周期756。
圖7D顯示只有寫入發(fā)生在頻率(CLK)周期704內(nèi)，亦即在時間周 期774時，只有寫入地址WX[n]被觸發(fā)至邏輯高準位狀態(tài)，以執(zhí)行寫入 操作。任何本領域的技術人員皆知，圖7D所示的例子類似于圖7A所示 的例子，差別在于只有信號WS在時間周期777時被觸發(fā)至邏輯高準位 狀態(tài)。信號WLP在時間周期775時被觸發(fā)至邏輯高準位狀態(tài)以只覆蓋時 間周期777，亦即，信號WLP以及WS上升以及下降在約相同的時間。 節(jié)點MB[n]在時間周期779時被降壓至邏輯低準位狀態(tài)，因此字符線 WL[n]在時間周期782時被觸發(fā)至邏輯高準位狀態(tài)。其中，時間周期779 以及時間周期782皆對應于時間周期777。
上述說明提供數(shù)種不同實施例或應用本發(fā)明的不同特性的實施例。 實例中的特定組件以及工藝用以幫助闡釋本發(fā)明的主要精神及目的，當 然本發(fā)明不限于此。
因此，雖然本發(fā)明已以較佳實施例公開如上，然其并非用以限定本 發(fā)明，任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可做 些許更動與潤飾，因此本發(fā)明的保護范圍當視后附的權利要求所界定者 為準。
權利要求
1.一種集成電路，其特征在于，包括第一以及第二降壓電路，分別地由第一以及第二信號所控制，且耦接于第一節(jié)點以及低電壓電源供應；以及可控制的升壓電路，耦接于該第一節(jié)點以及互補高電壓電源供應，當該第一或該第二信號觸發(fā)至既定邏輯狀態(tài)時，該第一節(jié)點被降壓至邏輯低準位狀態(tài)。
2. 如權利要求1所述的集成電路，其特征在于，還包括既定數(shù)量的反向器，串接于該第一節(jié)點以及預期將被該集成電路所驅(qū)動的信號線之間。
3. 如權利要求1所述的集成電路，其特征在于，該第一以及該第二信 號譯碼的地址信號。
4. 如權利要求1所述的集成電路，其特征在于，該第一降壓電路包括 至少一第一 N型金屬氧化物半導體晶體管，其具有柵極耦接至該第一信 號、源極耦接至該Vss以及源極耦接至該第一節(jié)點。
5. 如權利要求4所述的集成電路，其特征在于，該既定邏輯狀態(tài)為邏 輯高準位狀態(tài)。
6. 如權利要求5所述的集成電路，其特征在于，該可控制的升壓電路 包括第一以及第二串聯(lián)的P型金屬氧化物半導體晶體管，耦接于該第一 節(jié)點以及該互補高電壓電源供應之間，該第一串聯(lián)的P型金屬氧化物半 導體晶體管的一柵極耦接至該第一信號，以及該第二串聯(lián)的P型金屬氧化物半導體晶體管的柵極耦接至該第二信號，當該第一或該第二信號觸 發(fā)至邏輯高狀態(tài)時，該第一節(jié)點將停止被升壓至該互補高電壓電源供應。
7. 如權利要求1所述的集成電路，其特征在于還包括 第三以及第四信號，耦接至該第一以及該第二降壓電路；以及 第五信號，耦接至該可控制的升壓電路，該可控制的升壓電路包括至少一 P型金屬氧化物半導體晶體管，其 具有源極以及源極耦接于該第一節(jié)點以及該互補高電壓電源供應之間以 及柵極耦接至該第五信號；且該第一降壓電路包括第一以及第二串聯(lián)的P型金屬氧化物半導體晶體管，耦接于該互補 高電壓電源供應以及該第一節(jié)點之間，其中該第一串聯(lián)的P型金屬氧化 物半導體晶體管的一柵極耦接至該第一信號，以及該第二串聯(lián)的P型金 屬氧化物半導體晶體管的一柵極耦接至該第三信號；以及第一以及第二串聯(lián)的N型金屬氧化物半導體晶體管，耦接于該低電 壓電源供應以及該第一節(jié)點之間，其中該第一串聯(lián)的N型金屬氧化物半導體晶體管的柵極耦接至該第一信號，以及該第二串聯(lián)的N型金屬氧化 物半導體晶體管的柵極耦接至該第四信號；且該第二降壓電路包括第三以及第四串聯(lián)的P型金屬氧化物半導體晶體管，耦接于該互補 高電壓電源供應以及該第一節(jié)點之間，該第三串聯(lián)的P型金屬氧化物半 導體晶體管的柵極耦接至該第二信號，以及該第四串聯(lián)的P型金屬氧化物半導體晶體管的柵極耦接至該第四信號；以及第三以及第四串聯(lián)的N型金屬氧化物半導體晶體管，耦接于該低電 壓電源供應以及該第一節(jié)點之間，該第三串聯(lián)的N型金屬氧化物半導體 晶體管的柵極耦接至該第二信號，以及該第四串聯(lián)的N型金屬氧化物半 導體晶體管的柵極耦接至該第三信號。
8. 如權利要求7所述的集成電路，其特征在于，該第三以及該第四信 號觸發(fā)在不同的時間。
9. 一種字符線驅(qū)動器，其特征在于，適用于假的雙端口內(nèi)存，該字符 線驅(qū)動器包括第一以及第二降壓電路，分別地由第一以及第二譯碼的地址信號所 控制，且耦接于第一節(jié)點以及低電壓電源供應之間；以及可控制的升壓電路，耦接于該第一節(jié)點以及互補高電壓電源供應， 當該第一或該第二信號觸發(fā)至既定邏輯狀態(tài)時，該第一節(jié)點被降壓 至邏輯低準位狀態(tài)。
10. —種字符線驅(qū)動器，其特征在于，適用于假的雙端口內(nèi)存，該字 符線驅(qū)動器包括第一以及第二降壓電路，分別地由第一以及第二譯碼的地址信號所 控制，且耦接于第一節(jié)點以及低電壓電源供應之間；可控制的升壓電路，耦接于該第一節(jié)點以及互補高電壓電源供應； 以及既定數(shù)量的反向器，串接于該第一節(jié)點以及預期將被該字符線驅(qū)動 器所驅(qū)動的字符線之間，當該第一或該第二信號觸發(fā)至第一既定邏輯狀態(tài)時，該字符線被觸 發(fā)至第二既定邏輯狀態(tài)。
全文摘要
本發(fā)明公開一種集成電路(IC)，包括第一以及第二降壓電路，分別地由第一以及第二信號所控制，且耦接于第一節(jié)點以及低電壓電源供應(Vss)、以及可控制的升壓電路，耦接于該第一節(jié)點以及互補高電壓電源供應(Vcc)，其中當該第一或該第二信號觸發(fā)(assert)至既定邏輯狀態(tài)時，該第一節(jié)點被降壓至邏輯低準位(LOW)狀態(tài)。
文檔編號G11C8/08GK101183558SQ20071009670
公開日2008年5月21日 申請日期2007年4月6日 優(yōu)先權日2006年11月15日
發(fā)明者吳經(jīng)緯, 廖宏仁, 李政宏 申請人:臺灣積體電路制造股份有限公司