專利名稱：基于相變存儲單元的非易失性jk觸發(fā)器電路及實現(xiàn)方法
技術領域：
本發(fā)明涉及一種集成電路，尤其是涉及一種基于相變存儲器單元的非易失性JK 觸發(fā)器電路及實現(xiàn)方法。
背景技術：
JK觸發(fā)器是數(shù)字電路觸發(fā)器中的一種電路單元。JK觸發(fā)器具有置“0”、置“1”、保持和翻轉(zhuǎn)功能，在各類集成觸發(fā)器中，JK觸發(fā)器的功能最為齊全。在實際應用中，它不僅有很強的通用性，而且能靈活地轉(zhuǎn)換其他類型的觸發(fā)器。JK觸發(fā)器是一種能存儲一位二進制數(shù)碼的基本電路，它能夠自行保持“ 1”或“0” 兩個穩(wěn)定的狀態(tài)，又稱為雙穩(wěn)態(tài)電路。在不同的輸入信號作用下，其輸出可以置成“1”態(tài)或“0”態(tài)，并且當輸入信號消失后，觸發(fā)器獲得的新狀態(tài)能保持下來。觸發(fā)器是數(shù)字電路中廣泛應用的器件之一，在計數(shù)器、智力搶答器、計算機、數(shù)碼相機、數(shù)字式錄音機中都能見到它。且在大規(guī)模集成電路設計中，JK觸發(fā)器是必不可少的基本元件之一。但普通的JK觸發(fā)器都不能在掉電的狀態(tài)下保持其狀態(tài)。本發(fā)明克服了現(xiàn)有技術中JK觸發(fā)器在掉電狀態(tài)下會丟失信號的缺陷，提出了一種基于相變存儲單元的非易失性JK觸發(fā)器電路及其實現(xiàn)方法。本發(fā)明基于相變存儲單元的非易失性JK觸發(fā)器具有位級存儲以及恢復的能力，可以在實現(xiàn)傳統(tǒng)JK觸發(fā)器功能的同時，還可以使JK觸發(fā)器在掉電時保存其當前狀態(tài)，并能在電源恢復后恢復到掉電之前的狀態(tài)。本發(fā)明具有不破壞原有觸發(fā)器功能，與CMOS工藝兼容的特點。

發(fā)明內(nèi)容
本發(fā)明提出了一種基于相變存儲單元的非易失性JK觸發(fā)器電路，包括JK觸發(fā)器單元和相變存儲單元；所述JK觸發(fā)器與所述相變存儲單元串聯(lián)連接。其中，所述JK觸發(fā)器單元包括第一三輸入與非門的輸出端、第二三輸入與非門的輸出端、JK觸發(fā)器的輸出端、JK觸發(fā)器的反相輸出端、二輸入與非門、JK觸發(fā)器輸入端、時鐘信號輸入端；
所述JK觸發(fā)器第一輸入端與所述第一三輸入與非門的輸入端連接，所述JK觸發(fā)器第二輸入端與所述第二三輸入與非門的輸入端連接，時鐘信號輸入端分別于所述第一三輸入與非門的輸入端、第二三輸入與非門的輸入端連接，所述第一三輸入與非門的輸出端與第一二輸入與非門的輸入端連接，所述第二三輸入與非門的輸出端與第二二輸入與非門的輸入端連接，所述第一二輸入與非門的輸出端與所述第二三輸入與非門的輸入端、第二二輸入與非門的輸入端、JK觸發(fā)器的輸出端連接，所述第二二輸入與非門的輸出端與所述第一三輸入與非門的輸入端、第一二輸入與非門的輸入端、JK觸發(fā)器的反相輸出端連接。其中，所述相變存儲單元包括相變電阻和控制晶體管；
所述第一相變電阻的正極與所述JK觸發(fā)器的輸出端連接，負極與所述第一控制晶體管的漏極；所述第一控制晶體管的源極與位線連接，柵極與所述存儲和恢復控制信號端連接；
所述第二相變電阻的正極與所述JK觸發(fā)器的反相輸出端連接，負極與所述第二控制晶體管的漏極連接；所述第二控制晶體管的源極與所述反位線連接，柵極與所述存儲和恢復控制信號端連接。其中，通過編程電流對所述控制晶體管的柵極的控制來實現(xiàn)對于所述相變存儲單元電阻值的編程。其中，其特征在于，所述JK觸發(fā)器可以是T觸發(fā)器，D觸發(fā)器或RS觸發(fā)器。其中，所述相變存儲單元的相變材料可以是鍺銻碲，硅銻碲或鋁銻碲。本發(fā)明還提出一種基于相變存儲單元的非易失性JK觸發(fā)器電路的實現(xiàn)方法，包括步驟A 存儲數(shù)據(jù)和/或步驟B 恢復數(shù)據(jù)。其中，當存儲數(shù)據(jù)時
步驟Al 將所述位線與反位線接地，時鐘信號輸入端保持低電平狀態(tài)； 步驟A2 對所述存儲和恢復控制信號端進行控制，對所述第一相變電阻和第二相變電阻進行編程，當所述JK觸發(fā)器輸出端或JK觸發(fā)器反相輸出端的狀態(tài)為高電平時，與其相連的相變電阻會被編程，另外一個保持不變；
步驟A3 將所述位線與反位線同時接高電平并控制所述存儲和恢復控制信號端，當所述JK觸發(fā)器輸出端或JK觸發(fā)器反相輸出端的狀態(tài)為低電平時，與其相連的相變電阻會被編程，另外一個保持不變；
步驟A4 將所述存儲與恢復控制信號端設為低電平完成存儲過程。其中，當恢復數(shù)據(jù)時
步驟Bl 時鐘信號輸入端保持低電平狀態(tài)；
步驟B2 對所述位線與反位線進行預充電，將所述存儲和恢復控制信號端設為高電
平；
步驟B3 所述第一相變電阻和第二相變電阻的電阻狀態(tài)對所述JK觸發(fā)器的輸出端和 JK觸發(fā)器反相輸出端進行初始化，恢復掉電前的狀態(tài)；
步驟B4 將所述存儲與恢復控制信號端設為低電平完成恢復過程。本發(fā)明基于相變存儲單元的非易失性JK觸發(fā)器具有位級存儲以及恢復的能力， 可以在實現(xiàn)傳統(tǒng)JK觸發(fā)器保存數(shù)據(jù)的同時，也可以使JK觸發(fā)器在掉電之后能恢復到掉電之前的狀態(tài)。


圖1為本發(fā)明的基于相變存儲單元的非易失性JK觸發(fā)器電路的邏輯電路圖。圖2為JK觸發(fā)器的真值表示意圖。圖3為本發(fā)明基于相變存儲單元的非易失性JK觸發(fā)器電路中與非門鎖存器晶體管級電路圖。圖4為利用其他類型JK觸發(fā)器構成的基于相變存儲單元的非易失性JK觸發(fā)器電路。其中，圖如為基于與非門的邊緣觸發(fā)非揮發(fā)JK觸發(fā)器，圖4b為基于或非門的非揮發(fā) JK觸發(fā)器，圖如為基于或非門的邊緣觸發(fā)非揮發(fā)JK觸發(fā)器。
具體實施例方式結合以下具體實施例和附圖，對本發(fā)明作進一步的詳細說明，本發(fā)明的保護內(nèi)容不局限于以下實施例。在不背離發(fā)明構思的精神和范圍下，本領域技術人員能夠想到的變化和優(yōu)點都被包括在本發(fā)明中，并且以所附的權利要求書為保護范圍。如圖1-4所示，I-JK觸發(fā)器單元，2-相變存儲單元，3-三輸入與非門12的輸出端， 4-三輸入與非門13的輸出端，5-JK觸發(fā)器的輸出端，6-JK觸發(fā)器的反相輸出端，7-相變電阻，8-相變電阻，9-控制晶體管，10-控制晶體管，12-三輸入與非門，13-三輸入與非門， 14- 二輸入與非門，15- 二輸入與非門，16-PM0S晶體管，17-PM0S晶體管，18-PM0S晶體管， 19-PM0S晶體管，20-NM0S晶體管，21-NM0S晶體管，22-NM0S晶體管，23-NM0S晶體管。本發(fā)明的基于相變存儲單元的非易失性JK觸發(fā)器電路包括JK觸發(fā)器單元1，相變存儲單元2。JK觸發(fā)器單元與相變存儲單元串聯(lián)連接。相變存儲單元包括兩個相變電阻 7、8和兩個控制晶體管9、10。JK觸發(fā)器基本單元1可以實現(xiàn)JK觸發(fā)器的正常邏輯功能，相變存儲單元2可實現(xiàn)位級的存儲和恢復的功能，
其中，相變存儲單元的相變材料可以是鍺銻碲，硅銻碲或鋁銻碲。其中，JK觸發(fā)器可以是T觸發(fā)器，D觸發(fā)器或RS觸發(fā)器。如圖1所示，連接方式如下
JK觸發(fā)器的輸入端J與三輸入與非門12的輸入端連接，JK觸發(fā)器的輸入端K與三輸入與非門I3的輸入端連接，時鐘信號輸入端分別于三輸入與非門12的輸入端、三輸入與非門13的輸入端連接，三輸入與非門12的輸出端3與二輸入與非門14的輸入端連接，三輸入與非門13的輸出端4與二輸入與非門15的輸入端連接，二輸入與非門14的輸出端與三輸入與非門13的輸入端、二輸入與非門15的輸入端、JK觸發(fā)器的輸出端5連接，二輸入與非門15的輸出端與三輸入與非門12的輸入端、二輸入與非門14的輸入端、JK觸發(fā)器的反相輸出端6連接。相變電阻7的正極與JK觸發(fā)器的輸出端5連接，相變電阻7的負極與控制晶體管 9的漏極；控制晶體管9的源極與位線連接，控制晶體管9的柵極與存儲和恢復控制信號端 WL連接。相變電阻8的正極與JK觸發(fā)器的輸出端6連接，相變電阻8的負極與控制晶體管 10的漏極連接；控制晶體管10的源極與反位線連接，控制晶體管10的柵極與存儲和恢復控制信號端WL連接。如圖1所示，JK為JK觸發(fā)器的輸入端，CLK為時鐘信號輸入端，WL為存儲和恢復控制信號端，QW為位線，QBW為反位線。輸出端5與輸出端6分別為JK觸發(fā)器的兩個反向輸出Q與QB。當CLK輸入時鐘脈沖信號“1”時，當CLK時鐘輸入脈沖信號“0”時，三輸入與非門12、13被鎖死，輸入信號J、K變化對三輸入與非門12、13的輸出無影響，始終為“0” 或“1”，觸發(fā)器處于維持狀態(tài)。當CLK時鐘輸入脈沖信號“1”時，JK觸發(fā)器處于工作狀態(tài)。圖2為JK觸發(fā)器工作時的真值表，其中Qn為輸出端Q的狀態(tài)，Qn+Ι為Qn的下一個狀態(tài)。當J=I，K=O 時，Qn 為任意值，Qn+l=l ； 當J=O, K=I時，Qn為任意值，Qn+1=0 ；
當 J=K=O 時，Qn+I=Qn ；當J=K=I時，Qn+l= Qn ； Γ表示取反)
非易失性JK觸發(fā)器在存儲和恢復控制信號端WL為低電平做為JK觸發(fā)器使用時與正常的JK觸發(fā)器完全相同。如圖3所示，JK觸發(fā)器單元中的二輸入與非門14、15，JK觸發(fā)器輸出端5、6，以及相變存儲單元2構成了一個非易失性與非門鎖存器。非易失性與非門存儲器能夠?qū)崿F(xiàn)JK觸發(fā)器的數(shù)據(jù)保持功能，同時在掉電時完成數(shù)據(jù)存儲功能，在電源恢復時完成數(shù)據(jù)恢復功能。PMOS晶體管16的源極與電源正極VDD連接，柵極與三輸入與非門12的輸出端3 連接，漏極與JK觸發(fā)器的輸出端5連接。PMOS晶體管17的源極與電源正極VDD連接，柵極與PMOS晶體管18的漏極連接，漏極與JK觸發(fā)器的輸出端5連接。PMOS晶體管18的源極與電源正極VDD連接，柵極與PMOS晶體管17的漏極連接，漏極與JK觸發(fā)器的反相輸出端 6連接。PMOS晶體管19的源極與電源正極VDD連接，柵極與三輸入與非門13的輸出端4 連接，漏極與JK觸發(fā)器的反相輸出端6連接。NMOS晶體管20的源極與NMOS晶體管22的漏極連接，柵極與JK觸發(fā)器的反相輸出端6連接，漏極與JK觸發(fā)器的輸出端5連接。NMOS 晶體管21的源極與NMOS晶體管23的漏極連接，柵極與JK觸發(fā)器的輸出端5連接，漏極與 JK觸發(fā)器的反相輸出端6連接。NMOS晶體管22的源極與電源負極VSS連接，柵極與三輸入與非門12的輸出端3連接，漏極與NMOS晶體管20的源極連接。NMOS晶體管23的源極與電源負極VSS連接，柵極與三輸入與非門13的輸出端4連接，漏極與NMOS晶體管21的源極連接。相變存儲單元2中相變電阻7的正極與JK觸發(fā)器輸出端5連接，相變電阻8的正極與JK觸發(fā)器反向輸出端6連接。本發(fā)明基于相變存儲單元的非易失性JK觸發(fā)器電路具有位級儲存和恢復功能。 以存儲和恢復Q= “1”、QB= “0”為例說明存儲和恢復過程?；谙嘧兇鎯卧姆且资訨K觸發(fā)器電路在存儲數(shù)據(jù)時，包括以下步驟 步驟Al 將位線與反位線接地，時鐘信號輸入端保持低電平狀態(tài)；
步驟A2 對存儲和恢復控制信號端進行控制，對相變電阻7和相變電阻8進行編程，當 JK觸發(fā)器輸出端5或JK觸發(fā)器反相輸出端6的狀態(tài)為高電平時，與其相連的相變電阻會被編程，另外一個保持不變；
步驟A3 將位線與反位線同時接高電平并控制存儲和恢復控制信號端，當JK觸發(fā)器輸出端5或JK觸發(fā)器反相輸出端6的狀態(tài)為低電平時，與其相連的相變電阻會被編程，另外一個保持不變；
步驟A4 將存儲與恢復控制信號端設為低電平完成存儲過程。以存儲Q= “ 1，，、QB= “ 0，，為例
將位線和反位線接地，同時時鐘信號輸入端掉電。當輸出端5的輸出Q= “1”時，為高電平，此時相變存儲單元的控制晶體管9、10打開，基于相變材料的特性，相變電阻7上會形成變成電流，電流從Q經(jīng)過相變電阻7、控制晶體管9流到QW。通過控制WL的電壓，可以控制通過相變電阻7的電流脈沖波形。假設低阻態(tài)為“1”，由于相變材料的特性，相變電阻7 會被合適編程電流置成低阻態(tài)。由于QB—‘0”，相變電阻8上沒有編程電流，保持不變。QWB 和QW同時接高電平，WL仍為高電平，在相變電阻8上也會形成的編程電流，此電流與相變電阻7上的編程電流反向，相變電阻8被置為高阻態(tài)。同樣如果假設高阻態(tài)為“ 1 ”，則相變電阻7會被合適編程電流置成高阻態(tài)，相變電阻8被置為低阻態(tài)。這樣整個存儲過程就完成了?；谙嘧兇鎯卧姆且资訨K觸發(fā)器電路在恢復數(shù)據(jù)時，包括以下步驟 步驟Bl 時鐘信號輸入端保持低電平狀態(tài)；
步驟B2 對位線與反位線進行預充電，將存儲和恢復控制信號端設為高電平； 步驟B3 相變電阻7和相變電阻8的電阻狀態(tài)對JK觸發(fā)器的輸出端5和JK觸發(fā)器反相輸出端6進行初始化，恢復掉電前的狀態(tài)；
步驟B4 將存儲與恢復控制信號端設為低電平完成恢復過程。以恢復Q= “ 1，，、QB= “0” 為例
CLK保持掉電狀態(tài)。對QB、QBff進行預充電達到一定電位，WL= “1”，晶體管9和10打開，電流從低阻態(tài)的相變電阻7流向Q端，從而Q恢復為“ 1 ”。而對于QBW的高阻態(tài)，很少電流可以流到QB，因此，QB會被恢復為“0”，通過雙穩(wěn)態(tài)結構，Q和QB分別會被重新寫成“1” 和 “0”。同樣如果假設高阻態(tài)為“1”，恢復時QW、QBW接低地，此時會同樣會初始化Q= “1”， QB= “0”。兩種不同的邏輯狀態(tài)定義及存儲和恢復過程的狀態(tài)控制表如表1所示。表1
權利要求
1.一種基于相變存儲單元的非易失性JK觸發(fā)器電路，其特征在于，包括JK觸發(fā)器單元 (1)和相變存儲單元(2)；所述JK觸發(fā)器與所述相變存儲單元串聯(lián)連接。
2.如權利要求1所述基于相變存儲單元的非易失性JK觸發(fā)器電路，其特征在于，所述 JK觸發(fā)器單元(1)包括第一三輸入與非門(12)的輸出端(3)、第二三輸入與非門(13)的輸出端(4)、JK觸發(fā)器的輸出端(5)、JK觸發(fā)器的反相輸出端(6)、二輸入與非門(14、15)、JK 觸發(fā)器輸入端、時鐘信號輸入端；所述JK觸發(fā)器的第一輸入端與所述第一三輸入與非門(12)的輸入端連接，所述JK觸發(fā)器的第二輸入端與所述第二三輸入與非門(13)的輸入端連接，時鐘信號輸入端分別于所述第一三輸入與非門(12)的輸入端、第二三輸入與非門(13)的輸入端連接，所述第一三輸入與非門(12)的輸出端(3)與第一二輸入與非門(14)的輸入端連接，所述第二三輸入與非門(13)的輸出端(4)與第二二輸入與非門(15)的輸入端連接，所述第一二輸入與非門 (14)的輸出端與所述第二三輸入與非門(13)的輸入端、第二二輸入與非門(15)的輸入端、 JK觸發(fā)器的輸出端(5)連接，所述第二二輸入與非門(15)的輸出端與所述第一三輸入與非門(12)的輸入端、第一二輸入與非門(14)的輸入端、JK觸發(fā)器的反相輸出端(6)連接。
3.如權利要求2所述基于相變存儲單元的非易失性JK觸發(fā)器電路，其特征在于，所述相變存儲單元(2)包括相變電阻(7、8)和控制晶體管(9、10);所述第一相變電阻(7)的正極與所述JK觸發(fā)器的輸出端(5)連接，負極與所述第一控制晶體管(9)的漏極；所述第一控制晶體管(9)的源極與位線連接，柵極與所述存儲和恢復控制信號端連接；所述第二相變電阻(8)的正極與所述JK觸發(fā)器的反相輸出端(6)連接，負極與所述第二控制晶體管(10)的漏極連接；所述第二控制晶體管(10)的源極與所述反位線連接，柵極與所述存儲和恢復控制信號端連接。
4.如權利要求1所述基于相變存儲單元的非易失性JK觸發(fā)器電路，其特征在于，通過編程電流對所述控制晶體管(9、10)的柵極的控制來實現(xiàn)對于所述相變存儲單元電阻值的編程。
5.如權利要求1所述基于相變存儲單元的非易失性JK觸發(fā)器電路，其特征在于，所述 JK觸發(fā)器可以是T觸發(fā)器，D觸發(fā)器或RS觸發(fā)器。
6.如權利要求3所述基于相變存儲單元的非易失性JK觸發(fā)器電路，其特征在于，所述相變存儲單元的相變材料可以是鍺銻碲，硅銻碲或鋁銻碲。
7.如權利要求1所述基于相變存儲單元的非易失性JK觸發(fā)器電路的實現(xiàn)方法，其特征在于，包括步驟A 存儲數(shù)據(jù)和/或步驟B 恢復數(shù)據(jù)。
8.如權利要求6所述基于相變存儲單元的非易失性JK觸發(fā)器電路的實現(xiàn)方法，其特征在于，當存儲數(shù)據(jù)時步驟Al 將所述位線與反位線接地，時鐘信號輸入端保持低電平狀態(tài)；步驟A2 對所述存儲和恢復控制信號端進行控制，對所述第一相變電阻(7)和第二相變電阻(8)進行編程，當所述JK觸發(fā)器輸出端(5)或JK觸發(fā)器反相輸出端(6)的狀態(tài)為高電平時，與其相連的相變電阻會被編程，另外一個保持不變；步驟A3 將所述位線與反位線同時接高電平并控制所述存儲和恢復控制信號端，當所述JK觸發(fā)器輸出端(5)或JK觸發(fā)器反相輸出端(6)的狀態(tài)為低電平時，與其相連的相變電阻會被編程，另外一個保持不變；步驟A4 將所述存儲與恢復控制信號端設為低電平完成存儲過程。
9.如權利要求6所述基于相變存儲單元的非易失性JK觸發(fā)器電路的實現(xiàn)方法，其特征在于，當恢復數(shù)據(jù)時步驟Bl 時鐘信號輸入端保持低電平狀態(tài)；步驟B2 對所述位線與反位線進行預充電，將所述存儲和恢復控制信號端設為高電平；步驟B3 所述第一相變電阻(7)和第二相變電阻(8)的電阻狀態(tài)對所述JK觸發(fā)器的輸出端(5)和JK觸發(fā)器反相輸出端(6)進行初始化，恢復掉電前的狀態(tài)； 步驟B4 將所述存儲與恢復控制信號端設為低電平完成恢復過程。
全文摘要
本發(fā)明公開了一種基于相變存儲單元的非易失性JK觸發(fā)器及其實現(xiàn)方法，包括JK觸發(fā)器單元和相變存儲單元；所述JK觸發(fā)器單元與所述相變存儲單元串聯(lián)連接。本發(fā)明基于相變存儲單元的非易失性JK觸發(fā)器具有位級存儲以及恢復的能力，可以在實現(xiàn)傳統(tǒng)JK觸發(fā)器功能的同時，還可以使JK觸發(fā)器在掉電時保存其當前狀態(tài)，并能在電源恢復后恢復到掉電之前的狀態(tài)。本發(fā)明具有不破壞原有觸發(fā)器功能，與CMOS工藝兼容的特點。
文檔編號G11C14/00GK102496386SQ20111043439
公開日2012年6月13日 申請日期2011年12月22日 優(yōu)先權日2011年12月22日
發(fā)明者亢勇, 陳邦明 申請人:上海新儲集成電路有限公司