本發(fā)明涉及一種靈敏放大器，尤其是涉及一種一種三值靈敏放大器及其實現(xiàn)的SRAM陣列。

背景技術(shù)：

隨著集成電路的發(fā)展，微處理器中50％以上的晶體管用于存儲器的設計。存儲器的設計對微處理器的性能有很大的影響，因此高性能存儲器的設計顯得尤為重要。提升存儲器外圍電路的性能可提高存儲器的性能。靈敏放大器是存儲器重要的外圍電路之一，靈敏放大器的性能直接影響存儲器的速度及其功耗。文獻“Lin S,Kim Y B,Lombardi F.Design of a Ternary Memory Cell Using CNTFETs[J].IEEE Transactions on Nanotechnology,2012,11(5):1019-1025.”提出了三值SRAM單元(三值靜態(tài)隨機存儲單元)的設計方案，三值SRAM陣列具有存儲信息密度高等優(yōu)點，因此國內(nèi)外三值存儲器的研究越來越多。由于三值SRAM電路位線電容通常比較大，充放電時間較長，限制三值SRAM信號的讀出速度。三值靈敏放大器可放大位線小擺幅差分信號，輸出全擺幅信號，從而提高三值存儲器的讀出速度和輸出信號驅(qū)動能力。

工藝尺寸進入納米量級，MOS管閾值電壓失配越來越嚴重，利用CMOS技術(shù)設計的三值靈敏放大器失調(diào)電壓越來越大，芯片成品率低。MOS管的物理特性決定其漏電流和極間電容大，所設計的三值靈敏放大器功耗高、延時大。具有準一維結(jié)構(gòu)的碳納米管(Carbon Nanotube,CNT)，其載流子的運輸具有彈道傳輸特性，CNT相比三維體硅和二維絕緣襯底上的硅具有更好的電子控制能力。碳納米場效應晶體管(Carbon Nanotube Field Effect Transistor,CNFET)利用CNT作為導電溝道而構(gòu)成，因此CNFET閾值電壓失配小，利用CNFET設計的三值靈敏放大器失調(diào)電壓低，芯片成品率高。

鑒此，結(jié)合CNFET技術(shù)和三值邏輯理論，設計一種功耗較低、延時較小、且芯片成品率較高的一種三值靈敏放大器及其實現(xiàn)的SRAM陣列具有重要意義。

技術(shù)實現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題之一是提供一種功耗較低、延時較小、且芯片成品率較高的三值靈敏放大器。

本發(fā)明解決上述技術(shù)問題之一所采用的技術(shù)方案為：一種三值靈敏放大器，包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管和第十三CNFET管；所述的第一CNFET管、所述的第二CNFET管、所述的第三CNFET管、所述的第六CNFET管、所述的第十一CNFET管、所述的第十二CNFET管和所述的第十三CNFET管均為P型CNFET管，所述的第四CNFET管、所述的第五CNFET管、所述的第七CNFET管、所述的第八CNFET管、所述的第九CNFET管和所述的第十CNFET管均為N型CNFET管；所述的第一CNFET管的源極、所述的第二CNFET管的源極、所述的第三CNFET管的源極、所述的第五CNFET管的柵極、所述的第六CNFET管的源極和所述的第八CNFET管的柵極連接且其連接端接入第一電源；所述的第一CNFET管的柵極、所述的第二CNFET管的柵極和所述的第十三CNFET管的柵極連接且其連接端為所述的三值靈敏放大器的使能信號輸入端，所述的第一CNFET管的漏極、所述的第三CNFET管的柵極、所述的第四CNFET管的柵極、所述的第六CNFET管的漏極、所述的第七CNFET管的漏極、所述的第八CNFET管的源極和所述的第十三CNFET管的漏極連接且其連接端為所述的三值靈敏放大器的輸出端，所述的第二CNFET管的漏極、所述的第三CNFET管的漏極、所述的第四CNFET管的漏極、所述的第五CNFET管的源極、所述的第六CNFET管的柵極、所述的第七CNFET管的柵極和所述的第十三CNFET管的源極連接且其連接端為所述的三值靈敏放大器的反相輸出端，所述的第四CNFET管的源極和所述的第九CNFET管的漏極連接，所述的第五CNFET管的漏極和所述的第八CNFET管的漏極連接且其連接端接入第二電源，所述的第二電源為所述的第一電源的一半，所述的第七CNFET管的源極和所述的第十CNFET管的漏極連接，所述的第九CNFET管的源極、所述的第十CNFET管的源極、所述的第十一CNFET管的柵極和所述的第十二CNFET管的柵極連接且其連接端為所述的三值靈敏放大器的反相使能信號輸入端，所述的第九CNFET管的柵極和所述的第十一CNFET管的漏極連接，所述的第十一CNFET管的源極為所述的三值靈敏放大器的輸入端，所述的第十CNFET管的柵極和所述的第十二CNFET管的漏極連接，所述的第十二CNFET管的源極為所述的三值靈敏放大器的反相輸入端。

與現(xiàn)有技術(shù)相比，本發(fā)明的三值靈敏放大器的優(yōu)點在于通過對碳納米場效應晶體管和靈敏放大器原理的研究，采用第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管和第十三CNFET管這十三個CNFET管構(gòu)成三值靈敏放大器，第一CNFET管和第二CNFET管為預充電管，第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管和第八CNFET管構(gòu)成交叉耦合的正反饋鎖存結(jié)構(gòu)，第九CNFET管和第十CNFET管為差分輸入管，第十一CNFET管和第十二CNFET管為傳輸管，提高放大差分信號速度，利用使能信號控制電路狀態(tài)，降低三值靈敏放大器功耗，采用32nm CNFET標準模型庫進行HSPICE仿真，結(jié)果表明本發(fā)明的電路邏輯功能正確；芯片成品率高達96.48％，具有較強的穩(wěn)定性，且與利用CMOS設計的二值靈敏放大器相比工作速度提高64％，功耗降低83.4％。

本發(fā)明所要解決的技術(shù)問題之二是提供一種功耗較低、延時較小、且芯片成品率較高的三值靈敏放大器實現(xiàn)的SRAM陣列。

本發(fā)明解決上述技術(shù)問題之二所采用的技術(shù)方案為：一種三值靈敏放大器實現(xiàn)的SRAM陣列，包括三值靈敏放大器、三值存儲陣列、第一反相器、第二反相器、第三反相器、第四反相器、第十四CNFET管、第十五CNFET管、第十六CNFET管、第十七CNFET管、第十八CNFET管和第十九CNFET管；所述的存儲陣列具有位線和反相位線，所述的第十四CNFET管、所述的第十五CNFET管、所述的第十六CNFET管和所述的第十八CNFET管均為P型CNFET管，所述的第十七CNFET管和所述的第十九CNFET管均為N型CNFET管；所述的三值靈敏放大器包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管和第十三CNFET管；所述的第一CNFET管、所述的第二CNFET管、所述的第三CNFET管、所述的第六CNFET管、所述的第十一CNFET管、所述的第十二CNFET管和所述的第十三CNFET管均為P型CNFET管，所述的第四CNFET管、所述的第五CNFET管、所述的第七CNFET管、所述的第八CNFET管、所述的第九CNFET管和所述的第十CNFET管均為N型CNFET管；所述的第一CNFET管的源極、所述的第二CNFET管的源極、所述的第三CNFET管的源極、所述的第五CNFET管的柵極、所述的第六CNFET管的源極和所述的第八CNFET管的柵極連接且其連接端接入第一電源；所述的第一CNFET管的柵極、所述的第二CNFET管的柵極和所述的第十三CNFET管的柵極連接且其連接端為所述的三值靈敏放大器的使能信號輸入端，所述的第一CNFET管的漏極、所述的第三CNFET管的柵極、所述的第四CNFET管的柵極、所述的第六CNFET管的漏極、所述的第七CNFET管的漏極、所述的第八CNFET管的源極和所述的第十三CNFET管的漏極連接且其連接端為所述的三值靈敏放大器的輸出端，所述的第二CNFET管的漏極、所述的第三CNFET管的漏極、所述的第四CNFET管的漏極、所述的第五CNFET管的源極、所述的第六CNFET管的柵極、所述的第七CNFET管的柵極和所述的第十三CNFET管的源極連接且其連接端為所述的三值靈敏放大器的反相輸出端，所述的第四CNFET管的源極和所述的第九CNFET管的漏極連接，所述的第五CNFET管的漏極和所述的第八CNFET管的漏極連接且其連接端接入第二電源，所述的第二電源為所述的第一電源的一半，所述的第七CNFET管的源極和所述的第十CNFET管的漏極連接，所述的第九CNFET管的源極、所述的第十CNFET管的源極、所述的第十一CNFET管的柵極和所述的第十二CNFET管的柵極連接且其連接端為所述的三值靈敏放大器的反相使能信號輸入端，所述的第九CNFET管的柵極和所述的第十一CNFET管的漏極連接，所述的第十一CNFET管的源極為所述的三值靈敏放大器的輸入端，所述的第十CNFET管的柵極和所述的第十二CNFET管的漏極連接，所述的第十二CNFET管的源極為所述的三值靈敏放大器的反相輸入端；所述的第十四CNFET管的源極和所述的第十五CNFET管的源極均接入第二電源，所述的第十四CNFET管的柵極和所述的第十五CNFET管的柵極連接且其連接端為所述的三值靈敏放大器實現(xiàn)的SRAM陣列的預充電信號輸入端，所述的第十四CNFET管的漏極、所述的第十六CNFET管的源極、所述的第十七CNFET管的漏極分別與所述的存儲陣列的位線連接；所述的第十五CNFET管的漏極、所述的第十八CNFET管的源極、所述的第十九CNFET管的漏極分別與所述的存儲陣列的反相位線連接；所述的第十七CNFET管的柵極和所述的第十九CNFET管的柵極連接且其連接端為所述的三值靈敏放大器實現(xiàn)的SRAM陣列的列選擇信號輸入端，所述的第十六CNFET管的柵極和所述的第十八CNFET管的柵極連接且其連接端為所述的三值靈敏放大器實現(xiàn)的SRAM陣列的反相列選擇信號輸入端，所述的第十六CNFET管的漏極、所述的第十七CNFET管的源極和所述的三值靈敏放大器的輸入端連接，所述的第十八CNFET管的漏極、所述的第十九CNFET管的源極和所述的三值靈敏放大器的反相輸入端連接，所述的三值靈敏放大器的輸出端和所述的第一反相器的輸入端連接，所述的第一反相器的輸出端和所述的第三反相器的輸入端連接，所述的第三反相器的輸出端為所述的三值靈敏放大器實現(xiàn)的SRAM陣列的輸出端，所述的三值靈敏放大器的反相輸出端和所述的第二反相器的輸入端連接，所述的第二反相器的輸出端和所述的第四反相器的輸入端連接，所述的第四反相器的輸出端為所述的三值靈敏放大器實現(xiàn)的SRAM陣列的反相輸出端。

所述的三值存儲陣列包括多個三值存儲單元，所述的三值存儲單元包括第二十CNFET管、第二十一CNFET管、第五反相器和第六反相器，所述的第二十CNFET管和所述的第二十一CNFET管均為N型CNFET管；所述的第二十CNFET管的柵極和所述的第二十一CNFET管的柵極連接且其連接端為所述的三值存儲單元的字線控制信號輸入端，所述的第二十CNFET管的漏極、所述的第五反相器的輸入端和所述的第六反相器的輸出端連接，所述的第二十一CNFET管的漏極、所述的第五反相器的輸出端和所述的第六反相器的輸入端連接，所述的第二十CNFET管的源極為所述的三值存儲單元的位線端，所述的第二十一CNFET管的源極為所述的三值存儲單元的反相位線端，多個所述的三值存儲單元的位線端連接且其連接線為所述的三值靈敏放大器實現(xiàn)的SRAM陣列的位線，多個所述的三值存儲單元的反相位線端連接且其連接線為所述的三值靈敏放大器實現(xiàn)的SRAM陣列的反相位線。該電路中，三值存儲單元利用CNFET管設計，讀寫延時小，工作速度得到了很大的提高，同時具有較高的存儲信息密度高和較低的功耗。

所述的第一反相器包括第二十二CNFET管、第二十三CNFET管和第二十四CNFET管，所述的第二十二CNFET管為P型CNFET管，所述的第二十三CNFET管和所述的第二十四CNFET管均為N型CNFET管；所述的第二十二CNFET管的源極和所述的第二十四CNFET管的柵極均接入第一電源，所述的第二十二CNFET管的柵極和所述的第二十三CNFET管的柵極連接且其連接端為所述的第一反相器的輸入端，所述的第二十二CNFET管的漏極、所述的第二十三CNFET管的漏極和所述的第二十四CNFET管的源極連接且其連接端為所述的第一反相器的輸出端，所述的第二十三CNFET管的源極接地，所述的第二十四CNFET管的漏極接入第二電源；所述的第二反相器、所述的第三反相器、所述的第四反相器、所述的第五反相器和所述的第六反相器的結(jié)構(gòu)與所述的第一反相器的結(jié)構(gòu)相同。該電路中，第一反相器為利用CNFET設計的三值反相器，因CNFET管具有閾值電壓調(diào)節(jié)便捷電路特點，第一反相器穩(wěn)定性高，能穩(wěn)定存儲邏輯值“0”、“1”、“2”，并且功耗低和速度快。

與現(xiàn)有技術(shù)相比，本發(fā)明的三值靈敏放大器實現(xiàn)的SRAM陣列的優(yōu)點在于通過三值靈敏放大器、三值存儲陣列、第一反相器、第二反相器、第三反相器、第四反相器、第十四CNFET管、第十五CNFET管、第十六CNFET管、第十七CNFET管、第十八CNFET管和第十九CNFET管構(gòu)成三值靈敏放大器實現(xiàn)的SRAM陣列，通過對碳納米場效應晶體管和靈敏放大器原理的研究，采用第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管和第十三CNFET管這十三個CNFET管構(gòu)成三值靈敏放大器，第一CNFET管和第二CNFET管為預充電管，第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管和第八CNFET管構(gòu)成交叉耦合的正反饋鎖存結(jié)構(gòu)，第九CNFET管和第十CNFET管為差分輸入管，第十一CNFET管和第十二CNFET管為傳輸管，提高放大差分信號速度，利用使能信號控制電路狀態(tài)，降低三值靈敏放大器功耗，采用32nm CNFET標準模型庫進行HSPICE仿真，結(jié)果表明本發(fā)明的電路邏輯功能正確；芯片成品率高達96.48％，具有較強的穩(wěn)定性，且與利用CMOS設計的二值靈敏放大器相比工作速度提高64％，功耗降低83.4％；由此本發(fā)明的三值靈敏放大器實現(xiàn)的SRAM陣列功耗較低、延時較小、且芯片成品率較高。

附圖說明

圖1為本發(fā)明的三值靈敏放大器的電路圖；

圖2為本發(fā)明的三值靈敏放大器的工作波形圖；

圖3為本發(fā)明的靈敏放大器與現(xiàn)有技術(shù)的靈敏放大器的功耗對比圖；

圖4為本發(fā)明的靈敏放大器與現(xiàn)有技術(shù)的靈敏放大器在不同溫度下的芯片成品率；

圖5為本發(fā)明的三值靈敏放大器實現(xiàn)的SRAM陣列的電路圖；

圖6為本發(fā)明的三值靈敏放大器實現(xiàn)的SRAM陣列中三值存儲單元的電路圖；

圖7為本發(fā)明的三值靈敏放大器實現(xiàn)的SRAM陣列中第一反相器的電路圖和符號圖。

具體實施方式

本發(fā)明公開了一種三值靈敏放大器，以下結(jié)合附圖實施例對本發(fā)明的三值靈敏放大器作進一步詳細描述。

實施例：如圖1所示，一種三值靈敏放大器，包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10、第十一CNFET管T11、第十二CNFET管T12和第十三CNFET管T13；第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第六CNFET管T6、第十一CNFET管T11、第十二CNFET管T12和第十三CNFET管T13均為P型CNFET管，第四CNFET管T4、第五CNFET管T5、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9和第十CNFET管T10均為N型CNFET管；第一CNFET管T1的源極、第二CNFET管T2的源極、第三CNFET管T3的源極、第五CNFET管T5的柵極、第六CNFET管T6的源極和第八CNFET管T8的柵極連接且其連接端接入第一電源Vdd；第一CNFET管T1的柵極、第二CNFET管T2的柵極和第十三CNFET管T13的柵極連接且其連接端為三值靈敏放大器的使能信號輸入端，第一CNFET管T1的漏極、第三CNFET管T3的柵極、第四CNFET管T4的柵極、第六CNFET管T6的漏極、第七CNFET管T7的漏極、第八CNFET管T8的源極和第十三CNFET管T13的漏極連接且其連接端為三值靈敏放大器的輸出端，第二CNFET管T2的漏極、第三CNFET管T3的漏極、第四CNFET管T4的漏極、第五CNFET管T5的源極、第六CNFET管T6的柵極、第七CNFET管T7的柵極和第十三CNFET管T13的源極連接且其連接端為三值靈敏放大器的反相輸出端，第四CNFET管T4的源極和第九CNFET管T9的漏極連接，第五CNFET管T5的漏極和第八CNFET管T8的漏極連接且其連接端接入第二電源Vdd1，第二電源Vdd1為第一電源Vdd的一半，第一電源Vdd為0.9v，第二電源Vdd1為0.45v，第七CNFET管T7的源極和第十CNFET管T10的漏極連接，第九CNFET管T9的源極、第十CNFET管T10的源極、第十一CNFET管T11的柵極和第十二CNFET管T12的柵極連接且其連接端為三值靈敏放大器的反相使能信號輸入端，第九CNFET管T9的柵極和第十一CNFET管T11的漏極連接，第十一CNFET管T11的源極為三值靈敏放大器的輸入端，第十CNFET管T10的柵極和第十二CNFET管T12的漏極連接，第十二CNFET管T12的源極為三值靈敏放大器的反相輸入端。

采用斯坦福大學的32CNFET標準模型庫，利用HSPICE對本發(fā)明的三值靈敏放大器進行仿真，從芯片成品率、速度和功耗等方面來評估本發(fā)明的三值靈敏放大器性能。標準模型庫采用的主要參數(shù)有：電源電壓為Vdd＝0.9V和Vddl＝0.45V，CNFET管的物理溝道長度為Lch＝32nm，擴散到源漏區(qū)碳納米管摻雜長度分別為Lss＝32nm和Ldd＝32nm，本征碳納米管區(qū)彈道散射自由程長度為Lgeff＝100nm，溝道與襯底將電容Csub＝20pF/m。

本發(fā)明的三值靈敏放大器的工作波形圖如圖2所示，分析圖2可知，當三值靈敏放大器接入的使能信號EN為低電平，反相使能信號為高電平時，三值靈敏放大器處于預充電階段，其輸出端OUT和反相輸出端輸出電壓都為高電平(等于第一電源Vdd)；當EN為高低平，為低電平時，三值靈敏放大器處于工作階段，其輸出端OUT和反相輸出端輸出電壓由三值靈敏放大器接入的輸入信號和反相輸入信號決定。當輸入信號大于反相輸入信號時，輸出端輸出高電平，反相輸出端輸出低電平；當輸入信號小于反相輸入信號時，輸出端輸出低電平，反相輸出端輸出高電平；當輸入信號等于反相輸入信號時，輸出端和反相輸出端輸出都為中間電平(第二電源Vddl)，本發(fā)明的三值靈敏放大器邏輯功能完全正確。

本發(fā)明的三值靈敏放大器中，CNFET管的極間電容遠小于MOSFET的極間電容，故本發(fā)明的三值靈敏放大器工作速度可以得到提高。將本發(fā)明的三值靈敏放大器與現(xiàn)有的三種靈敏放大器的延時進行比較，數(shù)據(jù)如表1所示。

表1延時數(shù)據(jù)

表1中文獻1為“藝燃,于宗光,賈澤.一種高速高可靠電壓型靈敏放大器設計[J].電子技術(shù)應用,2010,36(5):143-147.”中公開的靈敏放大器，文獻2為“B,Nirschl T,Schmitt-Landsiedel D.Yield and Speed Optimization of a Latch-Type Voltage Sense Amplifier[J].IEEE Journal of Solid-State Circuits,2004,39(7):1148-1158.”中公開的靈敏放大器，文獻3為“n U,Mccartney M P,Bhargava M,et al.Variation-Tolerant SRAM Sense-Amplifier Timing Using Configurable Replica Bitlines[C]//IEEE Custom Integrated Circuits Conference.2008:415-418.”中公開的靈敏放大器，從表1可以看出，本發(fā)明的三值靈敏放大器工作速度相對于現(xiàn)有技術(shù)至少提高64％。

本發(fā)明的靈敏放大器與現(xiàn)有技術(shù)的靈敏放大器的功耗對比圖如圖3所示；圖3中文獻4為“ao Y P,Hu W P.Design of Sense Amplifier in the High Speed SRAM[C]//IEEE International Conference on Cyber-Enabled Distributed Computing and Knowledge Discovery.2015:384-387.”中公開的靈敏放大器，文獻5為“handankhede R D,Acharya D P,Patra P K.Design of High Speed Sense Amplifier for SRAM[C]//IEEE International Conference on Advanced Communication Control and Computing Technologies.2014:340-343.”中公開的靈敏放大器。分析圖3可知，本發(fā)明的三值靈敏放大器相比現(xiàn)有的靈敏放大器功耗至少降低了83.4％。

靈敏放大器芯片成品率是指在一定差分輸入電壓條件下，大量芯片中能輸出正確邏輯值的芯片所占的比例。由于工藝偏差，各CNFET的參數(shù)不可能完全相同，因此靈敏放大器芯片成品率受工藝偏差影響。為正確讀出存儲器中的數(shù)據(jù)，靈敏放大器芯片成品率的提高顯得尤為重要。給定差分輸入電壓為100mV，經(jīng)過10000次Monte Carlo仿真測得三值靈敏放大器成品率。本發(fā)明的三值靈敏放大器與現(xiàn)有的靈敏放大器的成品率對比數(shù)據(jù)如表2所示。

表2靈敏放大器芯片成品率對比

分析表2可知，相比CMOS工藝的二值靈敏放大器，本發(fā)明的三值靈敏放大器芯片成品率有明顯的提高，高達96.48％。

在不同溫度條件下，芯片成品率也會受到影響，芯片成品率的高低反映靈敏放大器的穩(wěn)定性。為驗證本發(fā)明的三值靈敏放大器的穩(wěn)定性，在不同溫度下(-55℃～140℃)給定差分輸入電壓為100mV，經(jīng)過10000次Monte Carlo仿真測量不同溫度下芯片成品率。本發(fā)明的靈敏放大器與現(xiàn)有技術(shù)的靈敏放大器在不同溫度下的芯片成品率如圖4所示。分析圖4可知，在溫度低于50℃時，芯片成品率均高達90％。當溫度高于50℃時，芯片成品率有所下降，但均高于71％；而文獻2成品率變化不大，但成品率較低，本發(fā)明的三值靈敏放大器有較好的穩(wěn)定性。

本發(fā)明還公開了一種采用上述三值靈敏放大器實現(xiàn)的SRAM陣列，以下結(jié)合附圖實施例對本發(fā)明的三值靈敏放大器實現(xiàn)的SRAM陣列作進一步詳細描述。

實施例一：如圖1和圖5所示，一種三值靈敏放大器實現(xiàn)的SRAM陣列，包括三值靈敏放大器、三值存儲陣列、第一反相器G1、第二反相器G2、第三反相器G3、第四反相器G4、第十四CNFET管T14、第十五CNFET管T15、第十六CNFET管T16、第十七CNFET管T17、第十八CNFET管T18和第十九CNFET管T19；存儲陣列具有位線和反相位線，第十四CNFET管T14、第十五CNFET管T15、第十六CNFET管T16和第十八CNFET管T18均為P型CNFET管，第十七CNFET管T17和第十九CNFET管T19均為N型CNFET管；三值靈敏放大器包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10、第十一CNFET管T11、第十二CNFET管T12和第十三CNFET管T13；第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第六CNFET管T6、第十一CNFET管T11、第十二CNFET管T12和第十三CNFET管T13均為P型CNFET管，第四CNFET管T4、第五CNFET管T5、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9和第十CNFET管T10均為N型CNFET管；第一CNFET管T1的源極、第二CNFET管T2的源極、第三CNFET管T3的源極、第五CNFET管T5的柵極、第六CNFET管T6的源極和第八CNFET管T8的柵極連接且其連接端接入第一電源Vdd；第一CNFET管T1的柵極、第二CNFET管T2的柵極和第十三CNFET管T13的柵極連接且其連接端為三值靈敏放大器的使能信號輸入端，第一CNFET管T1的漏極、第三CNFET管T3的柵極、第四CNFET管T4的柵極、第六CNFET管T6的漏極、第七CNFET管T7的漏極、第八CNFET管T8的源極和第十三CNFET管T13的漏極連接且其連接端為三值靈敏放大器的輸出端，第二CNFET管T2的漏極、第三CNFET管T3的漏極、第四CNFET管T4的漏極、第五CNFET管T5的源極、第六CNFET管T6的柵極、第七CNFET管T7的柵極和第十三CNFET管T13的源極連接且其連接端為三值靈敏放大器的反相輸出端，第四CNFET管T4的源極和第九CNFET管T9的漏極連接，第五CNFET管T5的漏極和第八CNFET管T8的漏極連接且其連接端接入第二電源Vdd1，第二電源Vdd1為第一電源Vdd的一半，第七CNFET管T7的源極和第十CNFET管T10的漏極連接，第九CNFET管T9的源極、第十CNFET管T10的源極、第十一CNFET管T11的柵極和第十二CNFET管T12的柵極連接且其連接端為三值靈敏放大器的反相使能信號輸入端，第九CNFET管T9的柵極和第十一CNFET管T11的漏極連接，第十一CNFET管T11的源極為三值靈敏放大器的輸入端，第十CNFET管T10的柵極和第十二CNFET管T12的漏極連接，第十二CNFET管T12的源極為三值靈敏放大器的反相輸入端；第十四CNFET管T14的源極和第十五CNFET管T15的源極均接入第二電源Vdd1，第十四CNFET管T14的柵極和第十五CNFET管T15的柵極連接且其連接端為三值靈敏放大器實現(xiàn)的SRAM陣列的預充電信號輸入端，第十四CNFET管T14的漏極、第十六CNFET管T16的源極、第十七CNFET管T17的漏極分別與存儲陣列的位線連接；第十五CNFET管T15的漏極、第十八CNFET管T18的源極、第十九CNFET管T19的漏極分別與存儲陣列的反相位線連接；第十七CNFET管T17的柵極和第十九CNFET管T19的柵極連接且其連接端為三值靈敏放大器實現(xiàn)的SRAM陣列的列選擇信號輸入端，第十六CNFET管T16的柵極和第十八CNFET管T18的柵極連接且其連接端為三值靈敏放大器實現(xiàn)的SRAM陣列的反相列選擇信號輸入端，第十六CNFET管T16的漏極、第十七CNFET管T17的源極和三值靈敏放大器的輸入端連接，第十八CNFET管T18的漏極、第十九CNFET管T19的源極和三值靈敏放大器的反相輸入端連接，三值靈敏放大器的輸出端和第一反相器G1的輸入端連接，第一反相器G1的輸出端和第三反相器G3的輸入端連接，第三反相器G3的輸出端為三值靈敏放大器實現(xiàn)的SRAM陣列的輸出端，三值靈敏放大器的反相輸出端和第二反相器G2的輸入端連接，第二反相器G2的輸出端和第四反相器G4的輸入端連接，第四反相器G4的輸出端為三值靈敏放大器實現(xiàn)的SRAM陣列的反相輸出端。

實施例二：如圖1和圖5所示，一種三值靈敏放大器實現(xiàn)的SRAM陣列，包括三值靈敏放大器、三值存儲陣列、第一反相器G1、第二反相器G2、第三反相器G3、第四反相器G4、第十四CNFET管T14、第十五CNFET管T15、第十六CNFET管T16、第十七CNFET管T17、第十八CNFET管T18和第十九CNFET管T19；存儲陣列具有位線和反相位線，第十四CNFET管T14、第十五CNFET管T15、第十六CNFET管T16和第十八CNFET管T18均為P型CNFET管，第十七CNFET管T17和第十九CNFET管T19均為N型CNFET管；三值靈敏放大器包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10、第十一CNFET管T11、第十二CNFET管T12和第十三CNFET管T13；第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第六CNFET管T6、第十一CNFET管T11、第十二CNFET管T12和第十三CNFET管T13均為P型CNFET管，第四CNFET管T4、第五CNFET管T5、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9和第十CNFET管T10均為N型CNFET管；第一CNFET管T1的源極、第二CNFET管T2的源極、第三CNFET管T3的源極、第五CNFET管T5的柵極、第六CNFET管T6的源極和第八CNFET管T8的柵極連接且其連接端接入第一電源Vdd；第一CNFET管T1的柵極、第二CNFET管T2的柵極和第十三CNFET管T13的柵極連接且其連接端為三值靈敏放大器的使能信號輸入端，第一CNFET管T1的漏極、第三CNFET管T3的柵極、第四CNFET管T4的柵極、第六CNFET管T6的漏極、第七CNFET管T7的漏極、第八CNFET管T8的源極和第十三CNFET管T13的漏極連接且其連接端為三值靈敏放大器的輸出端，第二CNFET管T2的漏極、第三CNFET管T3的漏極、第四CNFET管T4的漏極、第五CNFET管T5的源極、第六CNFET管T6的柵極、第七CNFET管T7的柵極和第十三CNFET管T13的源極連接且其連接端為三值靈敏放大器的反相輸出端，第四CNFET管T4的源極和第九CNFET管T9的漏極連接，第五CNFET管T5的漏極和第八CNFET管T8的漏極連接且其連接端接入第二電源Vdd1，第二電源Vdd1為第一電源Vdd的一半，第七CNFET管T7的源極和第十CNFET管T10的漏極連接，第九CNFET管T9的源極、第十CNFET管T10的源極、第十一CNFET管T11的柵極和第十二CNFET管T12的柵極連接且其連接端為三值靈敏放大器的反相使能信號輸入端，第九CNFET管T9的柵極和第十一CNFET管T11的漏極連接，第十一CNFET管T11的源極為三值靈敏放大器的輸入端，第十CNFET管T10的柵極和第十二CNFET管T12的漏極連接，第十二CNFET管T12的源極為三值靈敏放大器的反相輸入端；第十四CNFET管T14的源極和第十五CNFET管T15的源極均接入第二電源Vdd1，第十四CNFET管T14的柵極和第十五CNFET管T15的柵極連接且其連接端為三值靈敏放大器實現(xiàn)的SRAM陣列的預充電信號輸入端，第十四CNFET管T14的漏極、第十六CNFET管T16的源極、第十七CNFET管T17的漏極分別與存儲陣列的位線連接；第十五CNFET管T15的漏極、第十八CNFET管T18的源極、第十九CNFET管T19的漏極分別與存儲陣列的反相位線連接；第十七CNFET管T17的柵極和第十九CNFET管T19的柵極連接且其連接端為三值靈敏放大器實現(xiàn)的SRAM陣列的列選擇信號輸入端，第十六CNFET管T16的柵極和第十八CNFET管T18的柵極連接且其連接端為三值靈敏放大器實現(xiàn)的SRAM陣列的反相列選擇信號輸入端，第十六CNFET管T16的漏極、第十七CNFET管T17的源極和三值靈敏放大器的輸入端連接，第十八CNFET管T18的漏極、第十九CNFET管T19的源極和三值靈敏放大器的反相輸入端連接，三值靈敏放大器的輸出端和第一反相器G1的輸入端連接，第一反相器G1的輸出端和第三反相器G3的輸入端連接，第三反相器G3的輸出端為三值靈敏放大器實現(xiàn)的SRAM陣列的輸出端，三值靈敏放大器的反相輸出端和第二反相器G2的輸入端連接，第二反相器G2的輸出端和第四反相器G4的輸入端連接，第四反相器G4的輸出端為三值靈敏放大器實現(xiàn)的SRAM陣列的反相輸出端。

如圖6所示，本實施例中，三值存儲陣列包括多個三值存儲單元，三值存儲單元包括第二十CNFET管T20、第二十一CNFET管T21、第五反相器G5和第六反相器G6，第二十CNFET管T20和第二十一CNFET管T21均為N型CNFET管；第二十CNFET管T20的柵極和第二十一CNFET管T21的柵極連接且其連接端為三值存儲單元的字線控制信號輸入端，第二十CNFET管T20的漏極、第五反相器G5的輸入端和第六反相器G6的輸出端連接，第二十一CNFET管T21的漏極、第五反相器G5的輸出端和第六反相器G6的輸入端連接，第二十CNFET管T20的源極為三值存儲單元的位線端，第二十一CNFET管T21的源極為三值存儲單元的反相位線端，多個三值存儲單元的位線端連接且其連接線為三值靈敏放大器實現(xiàn)的SRAM陣列的位線，多個三值存儲單元的反相位線端連接且其連接線為三值靈敏放大器實現(xiàn)的SRAM陣列的反相位線。

如圖7所示，本實施例中，第一反相器G1包括第二十二CNFET管T22、第二十三CNFET管T23和第二十四CNFET管T24，第二十二CNFET管T22為P型CNFET管，第二十三CNFET管T23和第二十四CNFET管T24均為N型CNFET管；第二十二CNFET管T22的源極和第二十四CNFET管T24的柵極均接入第一電源Vdd，第二十二CNFET管T22的柵極和第二十三CNFET管T23的柵極連接且其連接端為第一反相器G1的輸入端，第二十二CNFET管T22的漏極、第二十三CNFET管T23的漏極和第二十四CNFET管T24的源極連接且其連接端為第一反相器G1的輸出端，第二十三CNFET管T23的源極接地，第二十四CNFET管T24的漏極接入第二電源Vdd1；第二反相器G2、第三反相器G3、第四反相器G4、第五反相器G5和第六反相器G6的結(jié)構(gòu)與第一反相器G1的結(jié)構(gòu)相同。